JPH0358109A - Ｌｓｉ初期設定回路 - Google Patents
Ｌｓｉ初期設定回路Info
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- JPH0358109A JPH0358109A JP1195128A JP19512889A JPH0358109A JP H0358109 A JPH0358109 A JP H0358109A JP 1195128 A JP1195128 A JP 1195128A JP 19512889 A JP19512889 A JP 19512889A JP H0358109 A JPH0358109 A JP H0358109A
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- lsi
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
〔概 要〕
〔産業上の利用分野〕
〔従来の技術〕
〔発明が解決しようとする課題〕
従来回路例（第８図、第９図、第１０図）〔課題を解決
するための手段〕 〔実施例〕 本発明の１つの実施例（第２図） 本発明の他の実施例（第６図） 初期設定データ単位送出制御回路の詳細図（第４図） 〔効 果〕 〔概 要〕 初期設定データ内の初期設定データ単位の入力制御を要
することなしに２つのＬＳＩビン数を用いて共通バスに
接続された各ＬＳＩに対する初期設定データを独立に初
期設定することの出来るＬＳＩ初期設定回路に関し、 複数の初期設定データブロックを登録するための不揮発
性メモリと、前記各初期設定データブロック指定のため
の上位アドレスを前記不揮発性メモリへ供給するための
ブロック指定手段、及び前記各初期設定データブロック
内の各初期設定データ単位アクセスのための下位アドレ
スを順次に、前記上位アドレスが供給されている前記不
揮発性メモリへ供給するための初期設定データ単位アド
レス発生手段から戒る初期設定データアクセス手段と、
ＬＳＩ内の初期設定データセット要素へ接続するための
出力を有し、前記初期設定データアクセス手段によって
順次に読み出されるビット並列の初期設定データ単位を
ビット直列の初期設定データ単位に変える変換部とを設
けて構成した。
するための手段〕 〔実施例〕 本発明の１つの実施例（第２図） 本発明の他の実施例（第６図） 初期設定データ単位送出制御回路の詳細図（第４図） 〔効 果〕 〔概 要〕 初期設定データ内の初期設定データ単位の入力制御を要
することなしに２つのＬＳＩビン数を用いて共通バスに
接続された各ＬＳＩに対する初期設定データを独立に初
期設定することの出来るＬＳＩ初期設定回路に関し、 複数の初期設定データブロックを登録するための不揮発
性メモリと、前記各初期設定データブロック指定のため
の上位アドレスを前記不揮発性メモリへ供給するための
ブロック指定手段、及び前記各初期設定データブロック
内の各初期設定データ単位アクセスのための下位アドレ
スを順次に、前記上位アドレスが供給されている前記不
揮発性メモリへ供給するための初期設定データ単位アド
レス発生手段から戒る初期設定データアクセス手段と、
ＬＳＩ内の初期設定データセット要素へ接続するための
出力を有し、前記初期設定データアクセス手段によって
順次に読み出されるビット並列の初期設定データ単位を
ビット直列の初期設定データ単位に変える変換部とを設
けて構成した。
本発明は、初期設定データ内の初期設定データ単位の入
力制御を要することなしに２つのＬＳＩビン数を用いて
共通バスに接続された各ＬＳＩに対する初期設定データ
を独立に初期設定することの出来るＬＳＩ初期設定回路
に関する。
力制御を要することなしに２つのＬＳＩビン数を用いて
共通バスに接続された各ＬＳＩに対する初期設定データ
を独立に初期設定することの出来るＬＳＩ初期設定回路
に関する。
ディジタル交換機等の、マイクロプロセ・ンサを用いた
情報処理装置においては、そのマイクロプロセッサにチ
ップバスを介して複数のＬＳＩが接続されている（第７
図参照）。そして、これらのＬＳＩの中に１又は２以上
のレジスタが設けられている。その情報処理装置の稼動
には、その稼動に先立ってこれらのレジスタに初期設定
データを設定することが必要である。
情報処理装置においては、そのマイクロプロセッサにチ
ップバスを介して複数のＬＳＩが接続されている（第７
図参照）。そして、これらのＬＳＩの中に１又は２以上
のレジスタが設けられている。その情報処理装置の稼動
には、その稼動に先立ってこれらのレジスタに初期設定
データを設定することが必要である。
従来の初期設定データのレジスタへの設定の第１の技法
は、第８図に示すように、初期設定データ種別毎に設け
られたレジスタに所定数のピンを用いて初期設定データ
をその対応レジスタへ設定する。第２の技法は、第９図
に示すように、動作モード等の初期設定データについは
、マイクロプロセ・冫サ内のＲＯＭからマイクロフ゜ロ
セ・冫サによって読み出され、チップバスを介してＬＳ
Ｉ内の読み出された初期設定データ対応のレジスタに設
定する。又、装置番号等の初期設定データについては、
該初期設定データは、動作モード等の初期設定データと
同様、マイクロプロセッサによってマイクロプロセッサ
内のＲＯＭから読み出され、ローカルバスを、そして、
第１の技法と同様に当該初期設定データのためにＬＳＩ
に設けられた所定数のピンを介して対応レジスタに設定
される。
は、第８図に示すように、初期設定データ種別毎に設け
られたレジスタに所定数のピンを用いて初期設定データ
をその対応レジスタへ設定する。第２の技法は、第９図
に示すように、動作モード等の初期設定データについは
、マイクロプロセ・冫サ内のＲＯＭからマイクロフ゜ロ
セ・冫サによって読み出され、チップバスを介してＬＳ
Ｉ内の読み出された初期設定データ対応のレジスタに設
定する。又、装置番号等の初期設定データについては、
該初期設定データは、動作モード等の初期設定データと
同様、マイクロプロセッサによってマイクロプロセッサ
内のＲＯＭから読み出され、ローカルバスを、そして、
第１の技法と同様に当該初期設定データのためにＬＳＩ
に設けられた所定数のピンを介して対応レジスタに設定
される。
又、第３の技法は、第 図に示すように、バワーオンに
応答して初期設定データの各々がその初期設定データ対
応のシフトレジスタにセットされ、印加されるクロック
パルス列によってシフトレジスタからビット直列に出力
される初期設定データをＬＳＩの該初期設定データ対応
のレジスタに選定する。
応答して初期設定データの各々がその初期設定データ対
応のシフトレジスタにセットされ、印加されるクロック
パルス列によってシフトレジスタからビット直列に出力
される初期設定データをＬＳＩの該初期設定データ対応
のレジスタに選定する。
上述第１の技法は、それぞれのＬＳＩがチツプバスにセ
ットされている場合であっても、各ＬＳＩの所要のレジ
スタへの初期設定データの設定はＬＳＩに独立に行なう
ことができるが、非常に高価なビンが各種初期設定デー
タの設定のためにのみ多数費やしてしまう。これは、Ｌ
ＳＩの経済的利用に欠ける。又、上述第２の技法には、
その程度を軽くはしているとは言うものの、第１の技法
と同様の技術的課題が残るほか、動作モード等の初期設
定データのＬＳＩレジスタへの設定にチップバスを用い
ている関係上、そのチップバスに生じた固定障害によっ
てＬＳＩレジスタへの動作モード等の初期設定データの
設定が不可能になる可能性が高い。
ットされている場合であっても、各ＬＳＩの所要のレジ
スタへの初期設定データの設定はＬＳＩに独立に行なう
ことができるが、非常に高価なビンが各種初期設定デー
タの設定のためにのみ多数費やしてしまう。これは、Ｌ
ＳＩの経済的利用に欠ける。又、上述第２の技法には、
その程度を軽くはしているとは言うものの、第１の技法
と同様の技術的課題が残るほか、動作モード等の初期設
定データのＬＳＩレジスタへの設定にチップバスを用い
ている関係上、そのチップバスに生じた固定障害によっ
てＬＳＩレジスタへの動作モード等の初期設定データの
設定が不可能になる可能性が高い。
又、第３の技法は、各種初期設定データの設定のために
非常に高価なピンの浪費を最小限に留めることは達戒さ
れてはいるが、なお、次の問題が残されている。即ち、
その初期設定回路の各シフトレジスタへの初期設定デー
タの設定のための制御を行なわなければ、ＬＳＩレジス
タへの動作モード等の初期設定データの設定は出来ない
と言うことである。
非常に高価なピンの浪費を最小限に留めることは達戒さ
れてはいるが、なお、次の問題が残されている。即ち、
その初期設定回路の各シフトレジスタへの初期設定デー
タの設定のための制御を行なわなければ、ＬＳＩレジス
タへの動作モード等の初期設定データの設定は出来ない
と言うことである。
本発明は、斯かる問題点に鑑みて創作されたもので、Ｌ
ＳＩビン数の最小限化を享受しつつ、各種初期設定デー
タの外部供給を要しないＬＳＩ初期設定回路を提供する
ことをその目的とする。
ＳＩビン数の最小限化を享受しつつ、各種初期設定デー
タの外部供給を要しないＬＳＩ初期設定回路を提供する
ことをその目的とする。
〔課題を解決するための手段］
第１図は本発明の原理ブロック図を示す。この図に示す
ように、第１の発明は、第１図（そのｌ）に示すように
、複数の初期設定データブロックを登録するための不揮
発性メモリ２と、前記各初期設定データブロック指定の
ための上位アドレスを前記不揮発性メモリ２へ供給する
ためのブロック指定手段４、及び前記各初期設定データ
ブロック内の各初期設定データ単位アクセスのための下
位アドレスを順次に、前記上位アドレスが供給されてい
る前記不揮発性メモリ２へ供給するための初期設定デー
タ単位アドレス発生手段６から成る初期設定データアク
セス手段８と、ＬＳＩ内の初期設定データセット要素へ
接続するための出力を有し、前記初期設定データアクセ
ス千段８によって順次に読み出されるビット並列の初期
設定データ単位をビット直列の初期設定データ単位に変
える変換部１０とから構成される。第２の発明は、第１
図（その２）に示すように、チップバスに複数のＬＳＩ
を接続して構或されるシステムのためのＬＳＩ初期設定
回路において、２以上のＬＳＩのための初期設定データ
を対応分割領域に登録するブロックをｌ、又は２以上有
する不揮発性メモリ３と、前記初期設定データブロック
指定のための上位アドレスを前記不揮発性メモリ３へ供
給するためのブロック指定手段４、及び前記ＬＳＩ対応
の分割領域内の各初期設定データ単位アクセスのための
下位アドレスを順次に、前記上位アドレスが供給されて
いる前記不揮発性メモリ３へ供給するための初期設定デ
ータ単位アドレス発生手段７から成る初期設定データア
クセス手段９と、各ＬＳＩ内の初期設定データセット要
素対応の出力を有し、前記初期設定データアクセス手段
９によって順次に読み出されるビット並列の初期設定デ
ータ単位をビット直列の初期設定データ単位に変える変
換部１１とを有し、前記初期設定データ単位アドレス発
生手段７によるアクセス中の分割領域についての最終初
期設定データ単位アドレスの発生終了後に前記ブロック
指定手段４によって指定されているブロック内の次の分
割領域の読出し開始アドレスへ更新されるようにして構
成される。
ように、第１の発明は、第１図（そのｌ）に示すように
、複数の初期設定データブロックを登録するための不揮
発性メモリ２と、前記各初期設定データブロック指定の
ための上位アドレスを前記不揮発性メモリ２へ供給する
ためのブロック指定手段４、及び前記各初期設定データ
ブロック内の各初期設定データ単位アクセスのための下
位アドレスを順次に、前記上位アドレスが供給されてい
る前記不揮発性メモリ２へ供給するための初期設定デー
タ単位アドレス発生手段６から成る初期設定データアク
セス手段８と、ＬＳＩ内の初期設定データセット要素へ
接続するための出力を有し、前記初期設定データアクセ
ス千段８によって順次に読み出されるビット並列の初期
設定データ単位をビット直列の初期設定データ単位に変
える変換部１０とから構成される。第２の発明は、第１
図（その２）に示すように、チップバスに複数のＬＳＩ
を接続して構或されるシステムのためのＬＳＩ初期設定
回路において、２以上のＬＳＩのための初期設定データ
を対応分割領域に登録するブロックをｌ、又は２以上有
する不揮発性メモリ３と、前記初期設定データブロック
指定のための上位アドレスを前記不揮発性メモリ３へ供
給するためのブロック指定手段４、及び前記ＬＳＩ対応
の分割領域内の各初期設定データ単位アクセスのための
下位アドレスを順次に、前記上位アドレスが供給されて
いる前記不揮発性メモリ３へ供給するための初期設定デ
ータ単位アドレス発生手段７から成る初期設定データア
クセス手段９と、各ＬＳＩ内の初期設定データセット要
素対応の出力を有し、前記初期設定データアクセス手段
９によって順次に読み出されるビット並列の初期設定デ
ータ単位をビット直列の初期設定データ単位に変える変
換部１１とを有し、前記初期設定データ単位アドレス発
生手段７によるアクセス中の分割領域についての最終初
期設定データ単位アドレスの発生終了後に前記ブロック
指定手段４によって指定されているブロック内の次の分
割領域の読出し開始アドレスへ更新されるようにして構
成される。
第３の発明は、第１図（その３）に示すように、チップ
バスに複数のＬＳＩを接続して構成されるシステムのた
めのＬＳＩ初期設定回路において、２以上のＬＳＩのた
めの初期設定データを対応分割領域に登録するブロック
をｌ、又は２以上有する不揮発性メモリ３と、前記各初
期設定データブロック指定のための上位アドレスを前記
不揮発性メモリ３へ供給するためのブロック指定手段４
、及び前記ＬＳＩ対応の分割領域内の各初期設定データ
単位アクセスのための下位アドレスを順次に、前記上位
アドレスが供給されている前記不揮発性メモリ３へ供給
するための初期設定データ単位アドレス発生手段７から
成る初期設定データアクセス手段９と、各ＬＳＩ内の初
期設定データセット要素対応の出力を有し、前記初期設
定データアクセス手段９によって順次に読み出されるビ
ット並列の初期設定データ単位をビット直列の初期設定
データ単位に変える変換部１１と、前記２以上のＬＳＩ
に対し各別のクロックを出力し得るクロック供給制御部
ｌ２とを有し、前記初期設定データ単位アドレス発生手
段７によるアクセス中の分割領域についての最終初期設
定データ単位アドレスの発生終了後に前記ブロンク指定
手段４によって指定されているブロック内の次の分割領
域の読出し開始アドレスへ更新され、前記クロック供給
制御部ｌ２は次のＬＳＩへのクロックを出力するように
して構戒される。
バスに複数のＬＳＩを接続して構成されるシステムのた
めのＬＳＩ初期設定回路において、２以上のＬＳＩのた
めの初期設定データを対応分割領域に登録するブロック
をｌ、又は２以上有する不揮発性メモリ３と、前記各初
期設定データブロック指定のための上位アドレスを前記
不揮発性メモリ３へ供給するためのブロック指定手段４
、及び前記ＬＳＩ対応の分割領域内の各初期設定データ
単位アクセスのための下位アドレスを順次に、前記上位
アドレスが供給されている前記不揮発性メモリ３へ供給
するための初期設定データ単位アドレス発生手段７から
成る初期設定データアクセス手段９と、各ＬＳＩ内の初
期設定データセット要素対応の出力を有し、前記初期設
定データアクセス手段９によって順次に読み出されるビ
ット並列の初期設定データ単位をビット直列の初期設定
データ単位に変える変換部１１と、前記２以上のＬＳＩ
に対し各別のクロックを出力し得るクロック供給制御部
ｌ２とを有し、前記初期設定データ単位アドレス発生手
段７によるアクセス中の分割領域についての最終初期設
定データ単位アドレスの発生終了後に前記ブロンク指定
手段４によって指定されているブロック内の次の分割領
域の読出し開始アドレスへ更新され、前記クロック供給
制御部ｌ２は次のＬＳＩへのクロックを出力するように
して構戒される。
ブロック指定手段４によって指定された不揮発性メモリ
２、又は３内の、初期設定デ゜一夕単位アクセス手段６
、又は７から順次に供給される初期設定データ単位アド
レスで指定される初期設定データ単位が不揮発性メモリ
２から次々にビット並列に読み出される。そのビット並
列の初期設定デ一夕単位は変換部１０、又はｌ１におい
てビット直列の初期設定データ単位に変えられ、ＬＳＩ
内の初期設定データセット要素へ供給されてそこに設定
される。その設定に必要なクロックは、ＬＳＩ内に独立
に有してもよいし、又ＬＳＩ初期設定回路から供給され
てもよい。この後者の場合には、その初期設定データ単
位アドレス発生手段７が、ＬＳＩ対応の分割領域内の各
初期設定データ単位アクセスのための下位アドレスを順
次に、発生するときには、これに対応してクロツク供給
制御部１２からＬＳｉ対応の分割領域内の各初期設定デ
ータ単位のためのシリアルクロックが当該ｒ−ｓ＋へ供
給される。
２、又は３内の、初期設定デ゜一夕単位アクセス手段６
、又は７から順次に供給される初期設定データ単位アド
レスで指定される初期設定データ単位が不揮発性メモリ
２から次々にビット並列に読み出される。そのビット並
列の初期設定デ一夕単位は変換部１０、又はｌ１におい
てビット直列の初期設定データ単位に変えられ、ＬＳＩ
内の初期設定データセット要素へ供給されてそこに設定
される。その設定に必要なクロックは、ＬＳＩ内に独立
に有してもよいし、又ＬＳＩ初期設定回路から供給され
てもよい。この後者の場合には、その初期設定データ単
位アドレス発生手段７が、ＬＳＩ対応の分割領域内の各
初期設定データ単位アクセスのための下位アドレスを順
次に、発生するときには、これに対応してクロツク供給
制御部１２からＬＳｉ対応の分割領域内の各初期設定デ
ータ単位のためのシリアルクロックが当該ｒ−ｓ＋へ供
給される。
ＬＳＩへの初期設定データ単位の供給はピント直列に行
なわれるから、初期設定データの設定に必要なＬＳＩピ
ン数を必要最小限にすることが出来る。
なわれるから、初期設定データの設定に必要なＬＳＩピ
ン数を必要最小限にすることが出来る。
ＬＳＩビン数を必要最小限にしつつ、チップバスに並列
接続された複数のＬＳＩ内の各ＬＳＩへの初期設定デー
タの設定を独立に、チップバスの障害の影響を受けるこ
となしに確実に行なうことが出来る。この効果を得るの
に、初期設定データ内の各初期設定データ設定単位の入
力制御を必要としない。
接続された複数のＬＳＩ内の各ＬＳＩへの初期設定デー
タの設定を独立に、チップバスの障害の影響を受けるこ
となしに確実に行なうことが出来る。この効果を得るの
に、初期設定データ内の各初期設定データ設定単位の入
力制御を必要としない。
第２図は本発明の１つの実施例を示す。この図において
、ＲＯＭ ２１ （第１図の不揮発性メモリ２、又
は３）はスイッチ２０（第１図のブロック指定千段４対
応）及び初期設定データ単位送出制御回路２ｌからその
読出しアドレスを与えられる。読出しアドレスの上位ア
ドレスビットはスイッチ２０から与えられ、その下位ア
ドレスビットは初期設定データ単位送出制御回路２１か
ら与えられる。スイッチ２０の閉戒においてはＬレベル
（アースレベル）が、又スイッチ２０の開威においては
Ｈレベルがその閉或又は開戒対応のＲＯＭ２１のアドレ
ス入力へ印加される。この両印加レベルの各アドレス入
力への印加の仕方が、つまり前記読出しアドレスの上位
アドレスビットを表している。その読出しアドレスによ
ってＲＯＭ２．から読み出されたビット並列の初期設定
データ単位（ＤＴ）は初期設定データ線２４を介して初
期設定データ単位送出制御回路２１へ入力される。初期
設定データ単位送出制御回路２ｌから出力されるビット
直列の初期設定データＳＤＴは初期設定データ線２６を
介してＬＳＩＩ ３２，及びＬＳＩｎ ３２イのレ
ジスタ３４及びレジスタ３６へ供給される。レジスタ３
４及びレジスク３６へは又、初期設定データ単位送出制
御回路２１からシリアルクロック線（ＳＣＫＩ）２８及
びシリアルクロック線（ＳＣＫ２）３０を介して別個の
シリアルクロックＳＣＫＩ、ＳＣＫ２が供給される。Ｌ
Ｓ Ｔ １ ３ ２，及びＬＳＩｎ ３２．，は、
又マイクロプロセッサを用いた情報処理装置内のマイク
ロプロセッサとの間でチップバス３８を介して処理デー
タを授受する。 又、ＲＯＭ ２には、第３図に示さ
れるような登録態様で各種初期設定データは各ＬＳＩの
ための初期設定データ設定単位（ブロックは２つのＬＳ
Ｉのための初期設定データ設定単位を格納する場合を示
す。）毎に登録されている。
、ＲＯＭ ２１ （第１図の不揮発性メモリ２、又
は３）はスイッチ２０（第１図のブロック指定千段４対
応）及び初期設定データ単位送出制御回路２ｌからその
読出しアドレスを与えられる。読出しアドレスの上位ア
ドレスビットはスイッチ２０から与えられ、その下位ア
ドレスビットは初期設定データ単位送出制御回路２１か
ら与えられる。スイッチ２０の閉戒においてはＬレベル
（アースレベル）が、又スイッチ２０の開威においては
Ｈレベルがその閉或又は開戒対応のＲＯＭ２１のアドレ
ス入力へ印加される。この両印加レベルの各アドレス入
力への印加の仕方が、つまり前記読出しアドレスの上位
アドレスビットを表している。その読出しアドレスによ
ってＲＯＭ２．から読み出されたビット並列の初期設定
データ単位（ＤＴ）は初期設定データ線２４を介して初
期設定データ単位送出制御回路２１へ入力される。初期
設定データ単位送出制御回路２ｌから出力されるビット
直列の初期設定データＳＤＴは初期設定データ線２６を
介してＬＳＩＩ ３２，及びＬＳＩｎ ３２イのレ
ジスタ３４及びレジスタ３６へ供給される。レジスタ３
４及びレジスク３６へは又、初期設定データ単位送出制
御回路２１からシリアルクロック線（ＳＣＫＩ）２８及
びシリアルクロック線（ＳＣＫ２）３０を介して別個の
シリアルクロックＳＣＫＩ、ＳＣＫ２が供給される。Ｌ
Ｓ Ｔ １ ３ ２，及びＬＳＩｎ ３２．，は、
又マイクロプロセッサを用いた情報処理装置内のマイク
ロプロセッサとの間でチップバス３８を介して処理デー
タを授受する。 又、ＲＯＭ ２には、第３図に示さ
れるような登録態様で各種初期設定データは各ＬＳＩの
ための初期設定データ設定単位（ブロックは２つのＬＳ
Ｉのための初期設定データ設定単位を格納する場合を示
す。）毎に登録されている。
第４図には、初期設定データ単位送出制御回路２１の詳
細図が示されている。微分回路４０はパワーオン通知線
３９及びクロック入力線３７をその人力に接続している
。微分回路４０の出力はフリップフロップ回路（ＦＦ）
４６のセット入力、カウンタ（ＣＴＲＩ）５０及びカウ
ンタ（ＣＴＲ２）５２のリセット入力、インバータ５４
、並びにオア回路４Ｂの一方の人力に接続されている。
細図が示されている。微分回路４０はパワーオン通知線
３９及びクロック入力線３７をその人力に接続している
。微分回路４０の出力はフリップフロップ回路（ＦＦ）
４６のセット入力、カウンタ（ＣＴＲＩ）５０及びカウ
ンタ（ＣＴＲ２）５２のリセット入力、インバータ５４
、並びにオア回路４Ｂの一方の人力に接続されている。
微分回路４０、フリップフロップ回路゜４６、カウンタ
５０、カウンタ５２が第１図の初期設定データ単位アド
レス発生千段７に対応する。カウンタ（ＣＴＲＩ）５０
及びカウンタ（ＣＴＲ２）５２のクロック入力にクロッ
ク入力線３７が接続されている。微分回路４０は、バワ
ーオン信号の入力時に第５図の（２）に示すように１つ
のパルスを発生する。フリップフロップ回路（ＦＦ）４
６は前記１つのバノレスによってセ・ントされる。フリ
・冫フ゜フロップ回路（ＦＦ）４６の出力はカウンタ（
ＣＴＲｌ）５０のイネーブル入力（ＥＮ）へ接続されて
いる。カウンタ（ＣＴＲＩ）５０のキャリ出力（Ｃｏ）
はカウンタ（ＣＴＲ２）５２のイネーブル入力（ＥＮ）
へ接続されている。カウンタ（ＣＴＲ２）５２のカウン
ト出力（ＱＯ，Ｑｌ， ・・Ｑ７）は下位アドレス線
２２を介してＲＯＭ２，の下位アドレス入力へ接続され
ている。カウンタ（ＣＴＲ２）５２のキャリ出力（Ｃ○
）はフリップフロップ回路（ＦＦ）４６のリセット入力
へ接続されている。カウンタ（ＣＴＲ２’）５２の出力
Ｑ７はインバータ５４を介してアンド回路５８の一方の
入力に、又カウンタ（ＣＴＲ２）５２の出力Ｑ７はアン
ド回路６０の一方の入力に直接接続されている。アンド
回路５８及びアンド回路６０の他方の入力には、インバ
ータ５６を介してクロック入力線３７のクロックパルス
が供給されている。インバータ５４，５６、アンド回路
５８．６０が第１図のクロック供給制御部１２に対応す
る。アンド回路５８及びアンド回路６０の出力は、各別
に第２図について説明したシリアルクロック線（ＳＣＫ
Ｉ）２８及びシリアルクロック線（ＳＣＫＩ）３０に接
続されている。シフトレジスタ２５（第１図の変換部１
０．１１に対応する。）は、その初期設定データ単位セ
ット人力ＤＯ乃至Ｄ７にＲＯＭ ２．の読出しデータ
出力ＱＯ乃至Ｑ７を接続している。シフトレジスタ２５
のクロック入力（ＣＰ）にはクロック入力線３７が、バ
イト（初期設定データ単位）セット制御人力Ｌにはオア
回路４８の出力が接続されている。
５０、カウンタ５２が第１図の初期設定データ単位アド
レス発生千段７に対応する。カウンタ（ＣＴＲＩ）５０
及びカウンタ（ＣＴＲ２）５２のクロック入力にクロッ
ク入力線３７が接続されている。微分回路４０は、バワ
ーオン信号の入力時に第５図の（２）に示すように１つ
のパルスを発生する。フリップフロップ回路（ＦＦ）４
６は前記１つのバノレスによってセ・ントされる。フリ
・冫フ゜フロップ回路（ＦＦ）４６の出力はカウンタ（
ＣＴＲｌ）５０のイネーブル入力（ＥＮ）へ接続されて
いる。カウンタ（ＣＴＲＩ）５０のキャリ出力（Ｃｏ）
はカウンタ（ＣＴＲ２）５２のイネーブル入力（ＥＮ）
へ接続されている。カウンタ（ＣＴＲ２）５２のカウン
ト出力（ＱＯ，Ｑｌ， ・・Ｑ７）は下位アドレス線
２２を介してＲＯＭ２，の下位アドレス入力へ接続され
ている。カウンタ（ＣＴＲ２）５２のキャリ出力（Ｃ○
）はフリップフロップ回路（ＦＦ）４６のリセット入力
へ接続されている。カウンタ（ＣＴＲ２’）５２の出力
Ｑ７はインバータ５４を介してアンド回路５８の一方の
入力に、又カウンタ（ＣＴＲ２）５２の出力Ｑ７はアン
ド回路６０の一方の入力に直接接続されている。アンド
回路５８及びアンド回路６０の他方の入力には、インバ
ータ５６を介してクロック入力線３７のクロックパルス
が供給されている。インバータ５４，５６、アンド回路
５８．６０が第１図のクロック供給制御部１２に対応す
る。アンド回路５８及びアンド回路６０の出力は、各別
に第２図について説明したシリアルクロック線（ＳＣＫ
Ｉ）２８及びシリアルクロック線（ＳＣＫＩ）３０に接
続されている。シフトレジスタ２５（第１図の変換部１
０．１１に対応する。）は、その初期設定データ単位セ
ット人力ＤＯ乃至Ｄ７にＲＯＭ ２．の読出しデータ
出力ＱＯ乃至Ｑ７を接続している。シフトレジスタ２５
のクロック入力（ＣＰ）にはクロック入力線３７が、バ
イト（初期設定データ単位）セット制御人力Ｌにはオア
回路４８の出力が接続されている。
シフトレジスタ２５のシフトアウト出力Ｑは第２図につ
いて説明した初期設定データ線２６に接続されている。
いて説明した初期設定データ線２６に接続されている。
上述構成回路の動作を以下に説明する。
初期設定対象のＬＳＩのための初期設定データ設定単位
は、例えば第３図に示すようなアドレスＸＯ（第５図の
（７）参照）から始まる初期設定データ単位であったと
する。前記アドレスＸＯのＸはその上位アドレスを示し
、そのＯは下位アドレスを示す。その場合には、スイッ
チ２０は前記上位アドレスＸをＲＯＭ２，へ供給し得る
ように設定される。そして、パワーオン信号（第５図の
（２）参照）が入力されると、微分回路４０からパルス
（第５図の（３）参照）が発生し、フリップフロップ回
路（ＦＦ）４６がセットされると共に（第５図の（４）
参照）、カウンタ（ＣＴＲＩ）５０及びカウンタ（ＣＴ
Ｒ２）５２がリセットされる（第５図の（３）及び第５
図の（５）参照）。その時に、カウンタ（ＣＴＲ２）５
２から出力された下位アドレスについての初期アドレス
Ｏがスイッチ２０からの上位アドレスＸと共にＲＯＭ
２，へ供給され、そのＲＯＭ ２．のアドレスＸＯ
から読み出された初期設定データ単位（例えば、バイト
）はシフトレジスタ２５にセントされる。シフトレジス
タ２５にセットされたその初期データ設定単位はクロッ
ク入力線３７からのクロックパルス（第５図の（１）参
照）によってビット直列に出力され（第５図の（７）参
照）、初期設定データ線２６を介してレジスタ３４へ供
給される。このビット直列の初期設定データ単位はレジ
スタ３４へ次のようにして供給されるシリアルクロック
パルスＳＫＣＩによってレジスタ３４にセットされる。
は、例えば第３図に示すようなアドレスＸＯ（第５図の
（７）参照）から始まる初期設定データ単位であったと
する。前記アドレスＸＯのＸはその上位アドレスを示し
、そのＯは下位アドレスを示す。その場合には、スイッ
チ２０は前記上位アドレスＸをＲＯＭ２，へ供給し得る
ように設定される。そして、パワーオン信号（第５図の
（２）参照）が入力されると、微分回路４０からパルス
（第５図の（３）参照）が発生し、フリップフロップ回
路（ＦＦ）４６がセットされると共に（第５図の（４）
参照）、カウンタ（ＣＴＲＩ）５０及びカウンタ（ＣＴ
Ｒ２）５２がリセットされる（第５図の（３）及び第５
図の（５）参照）。その時に、カウンタ（ＣＴＲ２）５
２から出力された下位アドレスについての初期アドレス
Ｏがスイッチ２０からの上位アドレスＸと共にＲＯＭ
２，へ供給され、そのＲＯＭ ２．のアドレスＸＯ
から読み出された初期設定データ単位（例えば、バイト
）はシフトレジスタ２５にセントされる。シフトレジス
タ２５にセットされたその初期データ設定単位はクロッ
ク入力線３７からのクロックパルス（第５図の（１）参
照）によってビット直列に出力され（第５図の（７）参
照）、初期設定データ線２６を介してレジスタ３４へ供
給される。このビット直列の初期設定データ単位はレジ
スタ３４へ次のようにして供給されるシリアルクロック
パルスＳＫＣＩによってレジスタ３４にセットされる。
そのシリアルクロックパルスＳＫＣＩはインバータ５４
を経たカウンタ（ＣＴＲ２）５２の出力Ｑ７、及びイン
バータ５６を経たクロック入力線３７からのクロックパ
ルスを受けるアンド回路５８から出力される。
を経たカウンタ（ＣＴＲ２）５２の出力Ｑ７、及びイン
バータ５６を経たクロック入力線３７からのクロックパ
ルスを受けるアンド回路５８から出力される。
そして、シフトレジスタ２５から最初の初期設定データ
単位の最後のビットがシフトアウトされた時刻に、カウ
ンタ（ＣＴＲＩ）５０からパルスが出力される。このパ
ルスを受けるカウンタ（ＣＴＲ２）５２がクロック入力
線３７上のクロックパルスに応答して１だけカウントア
ップされ、次の初期設定データ単位のための下位アドレ
ス１を発生する。この下位アドレス１と上位アドレスＸ
とから成るアドレスＸ１についてＲＯＭ２＋から読み出
された次の初期設定データ単位に対するそれ以降の処理
動作は、アドレスＸＯについて説明したところと同じで
ある。
単位の最後のビットがシフトアウトされた時刻に、カウ
ンタ（ＣＴＲＩ）５０からパルスが出力される。このパ
ルスを受けるカウンタ（ＣＴＲ２）５２がクロック入力
線３７上のクロックパルスに応答して１だけカウントア
ップされ、次の初期設定データ単位のための下位アドレ
ス１を発生する。この下位アドレス１と上位アドレスＸ
とから成るアドレスＸ１についてＲＯＭ２＋から読み出
された次の初期設定データ単位に対するそれ以降の処理
動作は、アドレスＸＯについて説明したところと同じで
ある。
又、上述の如き最初の、そして第２の初期設定データ単
位に対する処理動作は、第３以降の初期設定データ単位
についても、全く同様に当てはまる。
位に対する処理動作は、第３以降の初期設定データ単位
についても、全く同様に当てはまる。
その処理動作はカウンタ（ＣＴＲ２）５２のカウントが
出力ＱＯ乃至Ｑ６に全て“１゛′となって１つのブロッ
ク内の（アドレスに関して）下位半分に対するすべての
初期設定データ単位の設定処理は終了する。そして、次
のクロックパルスに応答して出力ＱＯ乃至ＱＯ６に全て
゜゜０′゛がなると共に出力Ｑ７が゜“１″となったと
き、それまでＬＳＩへ供給されていたシリアルクロック
パルスは、アンド回路６０からシリアルクロックバルス
ｓｃＫ２（第５図の（８）参照）として出力される。こ
の時刻にも、スイッチ２０からＲＯＭ２，へ供給される
上位アドレスは、Ｘとされている。又、カウンタ（ＣＴ
ＲＩ）５０及びカウンタ（ＣＴＲ２）５２の動作は、Ｌ
ＳＩへ供給されるシリアルクロックパルスがシリアルク
ロックパルスＳＣＫＩの場合と同じように生ゼしめられ
るから、ＲＯＭ２１からの各初期設定データ単位の読出
し及びシフトレジスタ２５からの各初期設定データ単位
のシフトアウトも又、同様である。この場合の読出し開
始アドレスはＸ１２７である。このシリアルクロックパ
ルスＳＣＫ２が出力される場合のＲＯＭ２１へ供給され
る最後のアドレスは第５図の（７）にＸ２５５として示
してある。この最後のアドレスの出力後のクロックパル
スに応答してカウンタ（ＣＴＲ２）５２からキャリ信号
が出力され、フリップフロップ回路（ＦＦ）４６へ供給
されてフリソプフロツプ回路（ＦＦ）４６のリセットを
生せしめる。
出力ＱＯ乃至Ｑ６に全て“１゛′となって１つのブロッ
ク内の（アドレスに関して）下位半分に対するすべての
初期設定データ単位の設定処理は終了する。そして、次
のクロックパルスに応答して出力ＱＯ乃至ＱＯ６に全て
゜゜０′゛がなると共に出力Ｑ７が゜“１″となったと
き、それまでＬＳＩへ供給されていたシリアルクロック
パルスは、アンド回路６０からシリアルクロックバルス
ｓｃＫ２（第５図の（８）参照）として出力される。こ
の時刻にも、スイッチ２０からＲＯＭ２，へ供給される
上位アドレスは、Ｘとされている。又、カウンタ（ＣＴ
ＲＩ）５０及びカウンタ（ＣＴＲ２）５２の動作は、Ｌ
ＳＩへ供給されるシリアルクロックパルスがシリアルク
ロックパルスＳＣＫＩの場合と同じように生ゼしめられ
るから、ＲＯＭ２１からの各初期設定データ単位の読出
し及びシフトレジスタ２５からの各初期設定データ単位
のシフトアウトも又、同様である。この場合の読出し開
始アドレスはＸ１２７である。このシリアルクロックパ
ルスＳＣＫ２が出力される場合のＲＯＭ２１へ供給され
る最後のアドレスは第５図の（７）にＸ２５５として示
してある。この最後のアドレスの出力後のクロックパル
スに応答してカウンタ（ＣＴＲ２）５２からキャリ信号
が出力され、フリップフロップ回路（ＦＦ）４６へ供給
されてフリソプフロツプ回路（ＦＦ）４６のリセットを
生せしめる。
これにより、ＲＯＭ２１ の１つのブロックの読出しが
終了する。他のブロックの読出しも上述のところに従っ
て行なわれる。
終了する。他のブロックの読出しも上述のところに従っ
て行なわれる。
第６図は、本発明の他の実施例を示す。この実施例は第
２図に示す本発明の１つの実施例におけるＲＯＭ２．の
ブロック構戒を１つのＬＳＩへの初期設定データとした
こと、そのアクセス回路（第ｌ図の初期設定データ単位
アドレス発生手段６対応）を第４図のカウンタ５２のカ
ウント値（ＱＯ乃至Ｑ７）をすべて用いるようにし、こ
のカウンタ５０に、微分回路４０、フリップフロップ回
路４６、カウンタ５０及びオア回路４８を併せて用いる
ように構戒すること、及びこれに伴ってシリアルクロッ
クパルスもシリアルクロックパルスＳＣＫＩただ１つと
したことである。従って、第６図実施例においては、第
４図に示すようなインバータ５４、アンド回路５８及び
アンド回路６０を設ける必要はない。
２図に示す本発明の１つの実施例におけるＲＯＭ２．の
ブロック構戒を１つのＬＳＩへの初期設定データとした
こと、そのアクセス回路（第ｌ図の初期設定データ単位
アドレス発生手段６対応）を第４図のカウンタ５２のカ
ウント値（ＱＯ乃至Ｑ７）をすべて用いるようにし、こ
のカウンタ５０に、微分回路４０、フリップフロップ回
路４６、カウンタ５０及びオア回路４８を併せて用いる
ように構戒すること、及びこれに伴ってシリアルクロッ
クパルスもシリアルクロックパルスＳＣＫＩただ１つと
したことである。従って、第６図実施例においては、第
４図に示すようなインバータ５４、アンド回路５８及び
アンド回路６０を設ける必要はない。
なお、前記実施例においては、ＲＯＭ２＋のブロック内
の初期設定データの種類を２およびｌとする場合につい
て説明したが、その種類を３以上としてもよいことは、
上述のところからしてあきらかであろう。その場合には
、ＲＯＭ２，のブロックの登録容量を３以上の初期設定
データを登録し得るに足りるものとする必要があるほか
、１つの種類の初期設定データ内の初期設定データ単位
数を前記実施例の場合と同様とするならば、アンド回路
５８及びアンド回路６０の構戒を次のように変更するこ
とが必要である。前記３以上の種類の各々を識別し、且
つその識別対応にインバータ５６の出力をシリアルクロ
ックパルスとして出力するように前記シリアルクロック
パルス出力回路を変更することである。
の初期設定データの種類を２およびｌとする場合につい
て説明したが、その種類を３以上としてもよいことは、
上述のところからしてあきらかであろう。その場合には
、ＲＯＭ２，のブロックの登録容量を３以上の初期設定
データを登録し得るに足りるものとする必要があるほか
、１つの種類の初期設定データ内の初期設定データ単位
数を前記実施例の場合と同様とするならば、アンド回路
５８及びアンド回路６０の構戒を次のように変更するこ
とが必要である。前記３以上の種類の各々を識別し、且
つその識別対応にインバータ５６の出力をシリアルクロ
ックパルスとして出力するように前記シリアルクロック
パルス出力回路を変更することである。
又、初期設定データのＬＳＩへの設定のためのクロック
は、必ずしもＬＳＩ初期設定データから供給しなくても
よい。
は、必ずしもＬＳＩ初期設定データから供給しなくても
よい。
以上述べたところから明らかなように本発明によれば、
ＬＳＩピン数を必要最小限にしつつ、チップバスに並列
接続された複数のＬＳＩ内の各ＬＳＩへの初期設定デー
タの設定を独立に、チップバスの障害の影響を受けるこ
となしに確実に行なうことが出来る。この効果を得るの
に、初期設定データ内の各初期設定データ設定単位の入
力制御を必要としない。
ＬＳＩピン数を必要最小限にしつつ、チップバスに並列
接続された複数のＬＳＩ内の各ＬＳＩへの初期設定デー
タの設定を独立に、チップバスの障害の影響を受けるこ
となしに確実に行なうことが出来る。この効果を得るの
に、初期設定データ内の各初期設定データ設定単位の入
力制御を必要としない。
第１図は本発明の原理ブロック図、
第２図は本発明の１つの実施例を示す図、第３図はＲＯ
Ｍ内の初期設定データ登録例を示す図、 第４図は初期設定データ単位送出制御回路の詳細図、 第５図は初期設定データ単位送出タイミングを示す図、 第６図は本発明の他の実施例を示す図、第７図はチップ
バスに複数のＬＳＩを並列接続して成るシステムの構戒
図、 第８図は第１の−従来ＬＳＩ初期設定回路を示す図、第
９図は第２の従来ＬＳＩ初期設定回路を示す図、第１０
図は第３の従来ＬＳＩ初期設定回路を示す図である。 第１図、第２図、第４図及び第６図において、２．３は
不揮発性メモリ（ＲＯＭ２＋）、４はブロック指定手段
（スイッチ２０）、６．７は初期設定データ単位アドレ
ス発生手段（微分回路４０、フリップフロップ回路４６
、カウンタ５０，５２）、 ８は初期設定データアクセス手段、 １０．１１は変換部（シフトレジスタ２５）、１２はク
ロック供給制御部（インバータ５４，５６、アンド回路
５８．６０）である。
Ｍ内の初期設定データ登録例を示す図、 第４図は初期設定データ単位送出制御回路の詳細図、 第５図は初期設定データ単位送出タイミングを示す図、 第６図は本発明の他の実施例を示す図、第７図はチップ
バスに複数のＬＳＩを並列接続して成るシステムの構戒
図、 第８図は第１の−従来ＬＳＩ初期設定回路を示す図、第
９図は第２の従来ＬＳＩ初期設定回路を示す図、第１０
図は第３の従来ＬＳＩ初期設定回路を示す図である。 第１図、第２図、第４図及び第６図において、２．３は
不揮発性メモリ（ＲＯＭ２＋）、４はブロック指定手段
（スイッチ２０）、６．７は初期設定データ単位アドレ
ス発生手段（微分回路４０、フリップフロップ回路４６
、カウンタ５０，５２）、 ８は初期設定データアクセス手段、 １０．１１は変換部（シフトレジスタ２５）、１２はク
ロック供給制御部（インバータ５４，５６、アンド回路
５８．６０）である。
Claims (3)
- （１）複数の初期設定データブロックを登録するための
不揮発性メモリ（２）と、 前記各初期設定データブロック指定のための上位アドレ
スを前記不揮発性メモリ（２）へ供給するためのブロッ
ク指定手段（４）、及び前記各初期設定データブロック
内の各初期設定データ単位アクセスのための下位アドレ
スを順次に、前記上位アドレスが供給されている前記不
揮発性メモリ（２）へ供給するための初期設定データ単
位アドレス発生手段（６）から成る初期設定データアク
セス手段（８）と、 ＬＳＩ内の初期設定データセット要素へ接続するための
出力を有し、前記初期設定データアクセス手段（８）に
よって順次に読み出されるビット並列の初期設定データ
単位をビット直列の初期設定データ単位に変える変換部
（１０）とから成るＬＳＩ初期設定回路。 - （２）チップバスに複数のＬＳＩを接続して構成される
システムのためのＬＳＩ初期設定回路において、 ２以上のＬＳＩのための初期設定データを対応分割領域
に登録するブロックを１、又は２以上有する不揮発性メ
モリ（３）と、 前記各初期設定データブロック指定のための上位アドレ
スを前記不揮発性メモリ（３）へ供給するためのブロッ
ク指定手段（４）、及び前記ＬＳＩ対応の分割領域内の
各初期設定データ単位アクセスのための下位アドレスを
順次に、前記上位アドレスが供給されている前記不揮発
性メモリ（３）へ供給するための初期設定データ単位ア
ドレス発生手段（７）から成る初期設定データアクセス
手段（９）と、 各ＬＳＩ内の初期設定データセット要素対応の出力を有
し、前記初期設定データアクセス手段（９）によって順
次に読み出されるビット並列の初期設定データ単位をビ
ット直列の初期設定データ単位に変える変換部（１１）
とを有し、 前記初期設定データ単位発生手段（７）によるアクセス
中の分割領域についての最終初期設定データ単位アドレ
スの発生終了後に前記ブロック指定手段（４）によって
指定されているブロック内の次の分割領域の読出し開始
アドレスへ更新されることを特徴とするＬＳＩ初期設定
回路。 - （３）チップバスに複数のＬＳＩを接続して構成される
システムのためのＬＳＩ初期設定回路において、 ２以上のＬＳＩのための初期設定データを対応分割領域
に登録するブロックを１、又は２以上有する不揮発性メ
モリ（３）と、 前記各初期設定データブロック指定のための上位アドレ
スを前記不揮発性メモリ（３）へ供給するためのブロッ
ク指定手段（４）、及び前記ＬＳＩ対応の分割領域内の
各初期設定データ単位アクセスのための下位アドレスを
順次に、前記上位アドレスが供給されている前記不揮発
性メモリ（３）へ供給するための初期設定データ単位ア
ドレス発生手段（７）から成る初期設定データアクセス
手段（９）と、 各ＬＳＩ内の初期設定データセット要素対応の出力を有
し、前記初期設定データアクセス手段（９）によって順
次に読み出されるビット並列の初期設定データ単位をビ
ット直列の初期設定データ単位に変える変換部（１１）
と、 前記２以上のＬＳＩに対し各別のクロックを出力し得る
クロック供給制御部（１２）とを有し、前記初期設定デ
ータ単位発生手段（７）によるアクセス中の分割領域に
ついての最終初期設定データ単位アドレスの発生終了後
に前記ブロック指定手段（４）によって指定されている
ブロック内の次の分割領域の読出し開始アドレスへ更新
され、前記クロック供給制御部（１２）は次のＬＳＩへ
のクロックを出力することを特徴とするＬＳＩ初期設定
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195128A JPH0358109A (ja) | 1989-07-26 | 1989-07-26 | Ｌｓｉ初期設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195128A JPH0358109A (ja) | 1989-07-26 | 1989-07-26 | Ｌｓｉ初期設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358109A true JPH0358109A (ja) | 1991-03-13 |
Family
ID=16335953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195128A Pending JPH0358109A (ja) | 1989-07-26 | 1989-07-26 | Ｌｓｉ初期設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6460230B2 (en) | 2000-01-12 | 2002-10-08 | Kuraray Co., Ltd. | Mold-in fastening member and production of molded resin article having mold-in fastening member |
-
1989
- 1989-07-26 JP JP1195128A patent/JPH0358109A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6460230B2 (en) | 2000-01-12 | 2002-10-08 | Kuraray Co., Ltd. | Mold-in fastening member and production of molded resin article having mold-in fastening member |
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