JPH09135159A - 駆動能力切替機能付き出力バッファ装置 - Google Patents

Abstract

(57)【要約】 【課題】出力波形に波形歪（ひず）みが発生することが
なく、電磁波ノイズを発生させてしまうことがないよう
にする。 【解決手段】ワイヤードオア結線によって接続された複
数の出力バッファ２〜４と、該各出力バッファ２〜４の
入力端子に共通の前段出力信号Ａを入力する信号入力手
段と、前記複数の出力バッファ２〜４によって設定され
る駆動能力を変更する駆動能力変更手段とを有する。こ
の場合、信号入力手段によって各出力バッファ２〜４の
入力端子に共通の前段出力信号Ａが入力されると、各出
力バッファ２〜４によって設定される駆動能力が駆動能
力変更手段によって変更される。したがって、ＬＳＩチ
ップの外部に接続された外部デバイスの負荷容量に対応
した最適な駆動能力を設定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩに実装さ
れ、ＬＳＩチップの外部デバイスを駆動するための駆動
能力切替機能付き出力バッファ装置に関するものであ
る。

【０００２】

【従来の技術】従来、ＬＳＩチップには出力バッファが
配設され、該出力バッファを介して内部信号を外部デバ
イスに送り、該外部デバイスを駆動することができるよ
うになっている。前記出力バッファの駆動能力は、ＬＳ
Ｉチップの製造時に前記外部デバイスの負荷容量等を考
慮して決定される。

【０００３】そして、前記出力バッファはＬＳＩチップ
の内部においてマスクパターン化され、ウェーハ上に生
成されるので、出力バッファの駆動能力は一旦（いった
ん）決定されると変更することができないようになって
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記従
来の出力バッファにおいては、前記外部デバイスが必要
とする最大の負荷容量を満たすだけの駆動能力を有する
必要があるだけでなく、負荷容量が小さい外部デバイス
が接続された場合、必要以上に大きな駆動能力を有する
ことになるので、出力波形にオーバーシュート、アンダ
ーシュート等の波形歪（ひず）みが発生するだけでな
く、電磁波ノイズが発生してしまう。

【０００５】そこで、出力バッファの駆動能力を外部デ
バイスが必要とする負荷容量より小さくし、ＬＳＩチッ
プの外部にバッファを配設して駆動能力を大きくするも
のが考えられるが、ＬＳＩチップの外部にバッファを配
設する分だけシステムのコストが高くなってしまう。ま
た、出力バッファの駆動能力を小さくすると、ＬＳＩチ
ップに接続される信号線上に外部からのノイズ（ＥＳＤ
ノイズ、ＡＣノイズ等）が重畳しやすくなってしまう。

【０００６】本発明は、前記従来の出力バッファの問題
点を解決して、出力波形に波形歪みが発生することがな
く、電磁波ノイズを発生させてしまうことがなく、ま
た、システムのコストが高くなることがなく、ＬＳＩチ
ップに接続される信号線上に外部からのノイズが重畳し
やすくなることがない駆動能力切替機能付き出力バッフ
ァ装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】そのために、本発明の駆
動能力切替機能付き出力バッファ装置においては、ワイ
ヤードオア結線によって接続された複数の出力バッファ
と、該各出力バッファの入力端子に共通の前段出力信号
を入力する信号入力手段と、前記複数の出力バッファに
よって設定される駆動能力を変更する駆動能力変更手段
とを有する。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１の実施の形態における出力バッファ装置を示す図で
ある。図において、１はレジスタ、２〜４は出力バッフ
ァ、５はパッドである。前段出力信号Ａが、ＬＳＩチッ
プ内に信号入力手段として配設された図示しない内部回
路から出力バッファ２〜４の入力端子に入力されるとと
もに、データバス信号Ｂ及びライト信号Ｗが、図示しな
い制御回路からそれぞれレジスタ１の入力端子に入力さ
れる。また、該レジスタ１のリセット端子にはリセット
信号Ｒが入力される。

【０００９】そして、前記レジスタ１の出力イネーブル
信号Ｅは、信号線Ｂ１〜Ｂ３を介して出力バッファ２〜
４の出力イネーブル端子にそれぞれ入力される。前記各
出力バッファ２〜４の出力端子はワイヤードオア結線に
よってパッド５に接続される。また、該パッド５は、図
示しないワイヤボンディング、リード線等を介して、Ｌ
ＳＩチップが封止されたパッケージの外部端子に接続さ
れ、さらに、該外部端子は図示しない外部デバイスに接
続される。このようにして、駆動能力切替機能付き出力
バッファ装置としての出力バッファ装置が形成される。

【００１０】次に、前記構成の出力バッファ装置の動作
について説明する。まず、ＬＳＩチップが組み込まれた
図示しないシステムの電源が投入されると、リセット信
号Ｒが発生させられる。そして、該リセット信号Ｒをレ
ジスタ１に送ってリセットすると、前記信号線Ｂ１〜Ｂ
３が強制的にイネーブル状態にされ、その結果、すべて
の出力バッファ２〜４がイネーブル状態になる。

【００１１】その後、図示しない制御回路の駆動能力変
更手段は、前記システム内の記憶装置に格納された設定
値を読み込み、該設定値をデータバス信号Ｂに乗せ、ラ
イト信号Ｗと共にレジスタ１に送って設定する。その結
果、所定の出力バッファ２〜４が出力モードに設定さ
れ、ＬＳＩチップに接続された外部デバイスが必要とす
る負荷容量に対応した最適な駆動能力に設定され、パッ
ド５には、前記駆動能力に対応する出力Ｃが現れる。

【００１２】すなわち、前記レジスタ１は、データバス
信号Ｂ及びライト信号Ｗが送られると、前記設定値に対
応する出力イネーブル信号Ｅを信号線Ｂ１〜Ｂ３に出力
し、出力バッファ２〜４を出力モード（駆動モード）又
はハイインピーダンスモードに設定する。そして、前記
出力バッファ２〜４は、出力モードに設定されると、前
段出力信号Ａに対応する値を出力し、ハイインピーダン
スモードに設定されると、前段出力信号Ａに関係なく出
力端子をハイインピーダンスの状態にする。

【００１３】次に、前記出力バッファ２〜４の詳細につ
いて説明する。図２は本発明の第１の実施の形態におけ
る出力バッファを示す図である。なお、この場合、前記
出力バッファ２〜４の構造はいずれも同じであるので、
出力バッファ２についてだけ説明する。図において、２
は出力バッファ、６は反転回路、７はＮＡＮＤ回路、８
はＮＯＲ回路、９はＰＭＯＳトランジスタ、１０はＮＭ
ＯＳトランジスタである。

【００１４】この場合、前段出力信号Ａ（図１）は、入
力信号ＤとしてＮＡＮＤ回路７及びＮＯＲ回路８の入力
端子に入力され、出力イネーブル信号Ｅは、反転回路６
及びＮＯＲ回路８の入力端子に入力される。また、前記
反転回路６の出力端子はＮＡＮＤ回路７の入力端子に接
続され、ＮＡＮＤ回路７の出力端子はＰＭＯＳトランジ
スタ９のゲートに、ＮＯＲ回路８の出力端子はＮＭＯＳ
トランジスタ１０のゲートにそれぞれ接続される。

【００１５】さらに、ＰＭＯＳトランジスタ９のドレイ
ンはＬＳＩチップの電源ＶＣＣに、ＰＭＯＳトランジス
タ９のソースはＮＭＯＳトランジスタ１０のドレイン
に、ＮＭＯＳトランジスタ１０のソースはＬＳＩチップ
のグラウンド端子、すなわち、端子ＶＳＳにそれぞれ接
続される。そして、前記ＰＭＯＳトランジスタ９のソー
スとＮＭＯＳトランジスタ１０のドレインとの間から出
力Ｆが出力される。

【００１６】次に、前記出力イネーブル信号Ｅがイネー
ブル、すなわち、“０”である場合、及びディセーブ
ル、すなわち、“１”である場合の前記出力バッファ２
の動作について説明する。図３は本発明の第１の実施の
形態における出力バッファの真理値表を示す図である。
なお、図において、“Ｘ”はドントケアの状態を、
“Ｚ”はハイインピーダンスの状態を示す。

【００１７】まず、出力イネーブル信号Ｅ（図２）が
“０”であるとき、反転回路６の出力は“１”になるの
で、ＮＡＮＤ回路７は入力信号Ｄを反転させてＰＭＯＳ
トランジスタ９のゲートに対して出力する。また、ＮＯ
Ｒ回路８は、出力イネーブル信号Ｅが“０”であるの
で、入力信号Ｄを反転させてＮＭＯＳトランジスタ１０
のゲートに対して出力する。

【００１８】したがって、入力信号Ｄが“１”である場
合、ＰＭＯＳトランジスタ９のゲートは“０”になり、
ＰＭＯＳトランジスタ９はオンになり、電源ＶＣＣの電
圧をＰＭＯＳトランジスタ９のソースに伝達する。ま
た、ＮＭＯＳトランジスタ１０のゲートも“０”にな
り、ＮＭＯＳトランジスタ１０はオフになり、ＮＭＯＳ
トランジスタ１０のドレイン・ソース間はハイインピー
ダンスの状態になる。

【００１９】その結果、出力バッファ２の出力端子が電
源ＶＣＣの電圧に設定され、出力バッファ２の出力Ｆは
“１”になる。また、入力信号Ｄが“０”である場合に
は、ＰＭＯＳトランジスタ９のゲートは“１”になり、
ＰＭＯＳトランジスタ９はオフになり、ＰＭＯＳトラン
ジスタ９のドレイン・ソース間はハイインピーダンスの
状態にされる。また、ＮＭＯＳトランジスタ１０のゲー
トも“１”になり、ＮＭＯＳトランジスタ１０はオンに
なり、端子ＶＳＳの電位をＮＭＯＳトランジスタ１０の
ドレインに伝達する。

【００２０】その結果、出力バッファ２の出力端子が端
子ＶＳＳの電位に設定され、出力バッファ２の出力Ｆは
“０”になる。次に、出力イネーブル信号Ｅが“１”で
あるとき、反転回路６の出力は“０”になるので、ＮＡ
ＮＤ回路７は入力信号Ｄに関係なく“０”をＰＭＯＳト
ランジスタ９のゲートに対して出力する。また、ＮＯＲ
回路８は、出力イネーブル信号Ｅが“１”であるので、
入力信号Ｄに関係なく“０”をＮＭＯＳトランジスタ１
０のゲートに対して出力する。

【００２１】したがって、前記ＰＭＯＳトランジスタ９
及びＮＭＯＳトランジスタ１０は、いずれもオフにな
り、ドレイン・ソース間はハイインピーダンスの状態に
なる。その結果、出力バッファ２はハイインピーダンス
モードに設定される。次に、前記各信号線Ｂ１〜Ｂ３
（図１）に出力される出力イネーブル信号Ｅと出力バッ
ファ装置の駆動能力との関係について説明する。

【００２２】図４は本発明の第１の実施の形態における
出力イネーブル信号と出力バッファ装置の駆動能力との
関係を示す図である。図において、ｅ１〜ｅ３は、各信
号線Ｂ１〜Ｂ３（図１）に出力される出力イネーブル信
号Ｅの値を示す。図に示すように、 （ｅ１，ｅ２，ｅ３）＝（０，０，０） である場合、各出力バッファ２〜４はいずれも出力モー
ドに設定される。したがって、前段出力信号Ａの値
（“１”又は“０”）は、各出力バッファ２〜４を介し
て出力バッファ装置の出力端子に伝達され、出力Ｃにな
る。その結果、出力バッファ装置の駆動能力は３にな
る。

【００２３】また、 （ｅ１，ｅ２，ｅ３）＝（０，０，１） である場合、出力バッファ２、３は出力モードに、出力
バッファ４はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は、各出力バッファ
２、３を介して出力バッファ装置の出力端子に伝達さ
れ、出力Ｃになる。また、出力バッファ４は前段出力信
号Ａに関係なくハイインピーダンスの状態を保つ。その
結果、出力バッファ装置の駆動能力は２になる。

【００２４】そして、 （ｅ１，ｅ２，ｅ３）＝（０，１，１） である場合、出力バッファ２は出力モードに、出力バッ
ファ３、４はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は出力バッファ２だけ
を介して出力バッファ装置の出力端子に伝達され、出力
Ｃになる。また、出力バッファ３、４は前段出力信号Ａ
に関係なくハイインピーダンスの状態を保つ。その結
果、出力バッファ装置の駆動能力は１になる。

【００２５】さらに、 （ｅ１，ｅ２，ｅ３）＝（１，１，１） である場合、すべての出力バッファ２〜４はハイインピ
ーダンスモードに設定される。したがって、前段出力信
号Ａの値は出力Ｃに伝達されず、出力バッファ２〜４は
前段出力信号Ａに関係なくハイインピーダンスの状態を
保つ。その結果、出力バッファ装置の駆動能力は０にな
る。

【００２６】このように、複数の出力バッファ２〜４に
出力イネーブル信号Ｅを送り、出力モードに設定される
出力バッファ２〜４の数を変更することによって、出力
バッファ装置を複数の駆動能力に設定することができ
る。したがって、ＬＳＩチップの外部に接続された外部
デバイスの負荷容量に対応する最適な駆動能力を設定す
ることができる。

【００２７】なお、この場合、 駆動能力３＞駆動能力２＞駆動能力１≫駆動能力０ になる。次に、本発明の第２の実施の形態について説明
する。図５は本発明の第２の実施の形態における出力イ
ネーブル信号と出力バッファ装置の駆動能力との関係を
示す図である。

【００２８】図において、ｅ１〜ｅ３は、各信号線Ｂ１
〜Ｂ３（図１）に出力される出力イネーブル信号Ｅの値
を示す。この場合、あらかじめ出力バッファ２〜４自体
の駆動能力をそれぞれ異ならせ、出力バッファ装置の駆
動能力をそれぞれ３、２、１に設定しておく。そして、 （ｅ１，ｅ２，ｅ３）＝（０，０，０） である場合、各出力バッファ２〜４はすべて出力モード
に設定される。したがって、前段出力信号Ａの値は、各
出力バッファ２〜４を介して出力バッファ装置の出力端
子に伝達され、出力Ｃになる。その結果、出力バッファ
装置の駆動能力は６になる。

【００２９】また、 （ｅ１，ｅ２，ｅ３）＝（０，０，１） である場合、出力バッファ２、３は出力モードに、出力
バッファ４はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は、各出力バッファ
２、３を介して出力バッファ装置の出力端子に伝達さ
れ、出力Ｃになる。また、出力バッファ４は前段出力信
号Ａに関係なくハイインピーダンスの状態を保つ。その
結果、出力バッファ装置の駆動能力は５になる。

【００３０】そして、 （ｅ１，ｅ２，ｅ３）＝（０，１，０） である場合、出力バッファ２、４は出力モードに、出力
バッファ３はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は、各出力バッファ
２、４を介して出力バッファ装置の出力端子に伝達さ
れ、出力Ｃになる。また、出力バッファ３は前段出力信
号Ａに関係なくハイインピーダンスの状態を保つ。この
場合、前段出力信号Ａによって駆動される出力バッファ
の数が２個であり、 （ｅ１，ｅ２，ｅ３）＝（０，０，１） である場合と同じであるが、出力バッファ４の駆動能力
が１であり、出力バッファ２の駆動能力が３であるの
で、出力バッファ装置の駆動能力は４になる。

【００３１】同様に、 （ｅ１，ｅ２，ｅ３）＝（０，１，１） である場合、出力バッファ装置の駆動能力は３に、 （ｅ１，ｅ２，ｅ３）＝（１，０，０） である場合、出力バッファ装置の駆動能力は３に、 （ｅ１，ｅ２，ｅ３）＝（１，０，１） である場合、出力バッファ装置の駆動能力は２に、 （ｅ１，ｅ２，ｅ３）＝（１，１，０） である場合、出力バッファ装置の駆動能力は１に、 （ｅ１，ｅ２，ｅ３）＝（１，１，１） である場合、出力バッファ装置の駆動能力は０になる。

【００３２】このように、各出力バッファ２〜４自体の
駆動能力をそれぞれ異ならせて設定することによって、
出力バッファ装置の駆動能力を細分化することができ
る。次に、本発明の第３の実施の形態について説明す
る。図６は本発明の第３の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。なお、
第１の実施の形態と同じ構造の部分については、同じ符
号を付与することによってその説明を省略する。

【００３３】この場合、前段出力信号Ａは、各出力バッ
ファ２、３、１１の入力端子に入力されるが、出力バッ
ファ１１は出力イネーブル端子を備えていない。したが
って、レジスタ１は信号線Ｂ１、Ｂ２を介して出力バッ
ファ２、３の出力イネーブル端子だけにそれぞれ接続さ
れる。したがって、レジスタ１は、設定値に対応する出
力イネーブル信号Ｅを信号線Ｂ１、Ｂ２に出力し、出力
バッファ２、３を出力モード又はハイインピーダンスモ
ードに設定する。そして、出力バッファ２、３は、出力
モードに設定されると、前段出力信号Ａに対応する値を
出力し、ハイインピーダンスモードに設定されると、前
段出力信号Ａに関係なく出力端子をハイインピーダンス
の状態にする。また、出力バッファ１１は、常時出力モ
ードに設定され、レジスタ１に入力される設定値に関係
なく前段出力信号Ａの値を出力Ｃに伝達する。

【００３４】次に、前記出力バッファ１１について説明
する。図７は本発明の第３の実施の形態における出力バ
ッファを示す図である。なお、第１の実施の形態と同じ
構造の部分については、同じ符号を付与することによっ
てその説明を省略する。図において、１１は出力バッフ
ァ、６は反転回路、９はＰＭＯＳトランジスタ、１０は
ＮＭＯＳトランジスタである。

【００３５】この場合、前段出力信号Ａ（図６）は、入
力信号Ｄとして反転回路６の入力端子に入力され、該反
転回路６の出力端子はＰＭＯＳトランジスタ９のゲート
及びＮＭＯＳトランジスタ１０のゲートに接続される。
そして、ＰＭＯＳトランジスタ９のドレインはＬＳＩチ
ップの電源ＶＣＣに、ＰＭＯＳトランジスタ９のソース
はＮＭＯＳトランジスタ１０のドレインに、ＮＭＯＳト
ランジスタ１０のソースは端子ＶＳＳにそれぞれ接続さ
れる。

【００３６】したがって、入力信号Ｄが“１”である場
合、ＰＭＯＳトランジスタ９のゲートは“０”になり、
ＰＭＯＳトランジスタ９はオンになり、電源ＶＣＣの電
圧をＰＭＯＳトランジスタ９のソースに伝達する。ま
た、ＮＭＯＳトランジスタ１０のゲートも“０”にな
り、ＮＭＯＳトランジスタ１０はオフになり、ＮＭＯＳ
トランジスタ１０のドレイン・ソース間はハイインピー
ダンスの状態になる。

【００３７】その結果、出力バッファ１１の出力端子が
電源ＶＣＣの電圧に設定され、出力バッファ１１の出力
Ｆは“１”になる。また、入力信号Ｄが“０”である場
合には、ＰＭＯＳトランジスタ９のゲートは“１”にな
り、ＰＭＯＳトランジスタ９はオフになり、ＰＭＯＳト
ランジスタ９のドレイン・ソース間はハイインピーダン
スの状態にされる。また、ＮＭＯＳトランジスタ１０の
ゲートも“１”になり、ＮＭＯＳトランジスタ１０はオ
ンになり、端子ＶＳＳの電位をＮＭＯＳトランジスタ１
０のドレインに伝達する。その結果、出力バッファ１１
の出力端子が端子ＶＳＳの電位に設定され、出力バッフ
ァ１１の出力Ｆは“０”になる。

【００３８】図８は本発明の第３の実施の形態における
出力イネーブル信号と出力バッファ装置の駆動能力との
関係を示す図である。図において、ｅ１、ｅ２は、各信
号線Ｂ１、Ｂ２（図６）に出力される出力イネーブル信
号Ｅの値を示す。図に示すように、 （ｅ１，ｅ２）＝（０，０） である場合、各出力バッファ２、３はいずれも出力モー
ドに設定される。また、出力バッファ１１は、レジスタ
１に設定された設定値に関係なく前段出力信号Ａの値を
常時出力バッファ装置の出力端子Ｃに伝達する。この場
合、前段出力信号Ａによって駆動される出力バッファの
数が３個であり、出力バッファ装置の駆動能力は３にな
る。

【００３９】また、 （ｅ１，ｅ２）＝（０，１） である場合、出力バッファ２は出力モードに設定される
が、出力バッファ３はハイインピーダンスモードに保た
れる。また、出力バッファ１１は、レジスタ１に設定さ
れた設定値に関係なく前段出力信号Ａの値を常時出力バ
ッファ装置の出力端子Ｃに伝達する。この場合、前段出
力信号Ａによって駆動される出力バッファの数が２個で
あり、出力バッファ装置の駆動能力は２になる。

【００４０】また、 （ｅ１，ｅ２）＝（１，１） である場合、出力バッファ２、３はいずれもハイインピ
ーダンスモードに保たれる。また、出力バッファ１１
は、レジスタ１に設定された設定値に関係なく前段出力
信号Ａの値を常時出力バッファ装置の出力端子Ｃに伝達
する。この場合、前段出力信号Ａによって駆動される出
力バッファの数が１個であり、出力バッファ装置の駆動
能力は１になる。

【００４１】このように、複数の出力バッファ２、３、
１１のうち、一つの出力バッファ１１を常時出力モード
に設定することによって、出力バッファ装置を簡素化す
ることができる。次に、本発明の第４の実施の形態につ
いて説明する。図９は本発明の第４の実施の形態におけ
る駆動能力切替機能付き出力バッファ装置を示す図であ
る。なお、第１の実施の形態と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。

【００４２】図において、１は第１の出力イネーブル信
号発生手段としてのレジスタ、１２〜１４はＯＲ回路で
あり、該各ＯＲ回路１２〜１４の一方の入力端子に、前
記レジスタ１から出力された出力イネーブル信号Ｅが、
他方の入力端子に、図示しない第２の出力イネーブル信
号発生手段によって発生させられた出力イネーブル信号
Ｇがそれぞれ入力される。また、該各ＯＲ回路１２〜１
４の出力端子は出力バッファ２〜４の出力イネーブル端
子にそれぞれ接続される。

【００４３】そして、１５は入力バッファであり、該入
力バッファ１５の入力端子は、パッド５を介してＬＳＩ
チップの外部ピンと接続される。そして、入力バッファ
１５は、外部デバイスからの出力信号を受けて、該出力
信号を入力信号ＪとしてＬＳＩチップの内部に伝達す
る。なお、この場合、パッド５は入力パッドとして使用
される。

【００４４】したがって、出力イネーブル信号Ｇが
“０”であるとき、ＯＲ回路１２〜１４の各２個の入力
端子のうち一方に、“０”が入力されることになるの
で、各ＯＲ回路１２〜１４は、各信号線Ｂ１〜Ｂ３に出
力される出力イネーブル信号Ｅの値を出力バッファ２〜
４の出力イネーブル端子に入力する。したがって、第
１、第２の実施の形態と同様に、出力バッファ２〜４
は、レジスタ１に設定された設定値に基づいて、出力モ
ード又はハイインピーダンスモードに設定される。そし
て、出力モードに設定された出力バッファ２〜４の数に
対応して、又は出力モードに設定された出力バッファ２
〜４の数及び各駆動能力に対応して、出力バッファ装置
は複数の駆動能力に設定される。

【００４５】一方、出力イネーブル信号Ｇの値が“１”
であるとき、ＯＲ回路１２〜１４の各２個の入力端子の
うちの一方に“１”が入力されることになるので、各Ｏ
Ｒ回路１２〜１４は、各信号線Ｂ１〜Ｂ３に出力される
出力イネーブル信号Ｅの値に関係なく、出力バッファ２
〜４の出力イネーブル端子に“１”を伝達する。したが
って、出力バッファ２〜４はすべてハイインピーダンス
モードに設定される。

【００４６】次に、前記出力イネーブル信号Ｅ、Ｇと出
力バッファ装置の駆動能力との関係について説明する。
図１０は本発明の第４の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。図において、ｅ１〜ｅ３は、各信号線Ｂ１〜
Ｂ３（図９）に出力される出力イネーブル信号Ｅの値
を、ｇは出力イネーブル信号Ｇの値を示す。また、
“Ｘ”はドントケアの状態を示す。

【００４７】前述したとおり、出力イネーブル信号Ｇの
値が“０”であるとき、各信号線Ｂ１〜Ｂ３に出力され
る出力イネーブル信号Ｅの値ｅ１〜ｅ３に対応する駆動
能力が発生させられる。また、出力イネーブル信号Ｇの
値が“１”であるとき、各信号線Ｂ１〜Ｂ３に出力され
る出力イネーブル信号Ｅの値ｅ１〜ｅ３に関係なく出力
バッファ２〜４の出力端子はハイインピーダンスの状態
に保たれる。

【００４８】そこで、図示しない制御回路は、出力イネ
ーブル信号Ｇの値を“１”にし、出力バッファ２〜４を
いずれもハイインピーダンスモードに設定することによ
って、ＬＳＩチップに接続される外部デバイスからの信
号を、入力バッファ１５を介してＬＳＩチップの内部に
入力信号Ｊとして伝達することができる。このように、
複数の出力バッファ２〜４のすべてを出力イネーブル信
号Ｇによって一括してハイインピーダンスモードに設定
することができるので、パッド５を入力パッドとして使
用し、外部デバイスからの信号をＬＳＩチップの内部に
伝達することができる。

【００４９】また、パッド５を入力パッドとして使用す
る場合においても、レジスタ１に設定される設定値を変
更する必要がない。したがって、前記設定値をメモリ等
の記憶手段に一時的に待避させる必要はなく、パッド５
をパッドとして再び使用する場合に、退避させた設定値
をレジスタ１に設定する必要もない。次に、本発明の第
５の実施の形態について説明する。

【００５０】図１１は本発明の第５の実施の形態におけ
る駆動能力切替機能付き出力バッファ装置を示す図であ
る。なお、第１の実施の形態と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。図において、１６〜１８はＩ／Ｏパッド、１９〜２
１は入出力バッファ、２２は反転回路、２３はＯＲ回路
である。

【００５１】この場合、図示しない第３の出力イネーブ
ル信号発生手段によって発生させられた出力イネーブル
信号Ｇは、ＯＲ回路２３の入力端子に入力され、リセッ
ト信号Ｒはレジスタ１のリセット端子及び反転回路２２
の入力端子にそれぞれ入力され、前記反転回路２２の出
力信号はＯＲ回路２３の入力端子に入力される。そし
て、ＯＲ回路２３の出力端子は、入出力バッファ１９〜
２１の出力イネーブル端子に接続され、各出力イネーブ
ル端子に出力イネーブル信号Ｇ１を入力する。

【００５２】また、前記Ｉ／Ｏパッド１６〜１８が入出
力バッファ１９〜２１にそれぞれ接続され、該各入出力
バッファ１９〜２１の出力端子は出力信号線Ｋ１〜Ｋ３
を介してＬＳＩチップの内部に接続され、ＬＳＩチップ
から出力信号を受ける。そして、各入出力バッファ１９
〜２１の各入力端子は、レジスタ１に接続されるととも
に、入力信号線Ｌ１〜Ｌ３を介してＬＳＩチップの内部
と接続され、外部デバイスから送られた入力信号をレジ
スタ１及びＬＳＩチップの内部に送る。

【００５３】次に、前記入出力バッファ１９〜２１につ
いて説明する。図１２は本発明の第５の実施の形態にお
ける入出力バッファを示す図である。なお、この場合、
前記入出力バッファ１９〜２１の構造はいずれも同じで
あるので、入出力バッファ１９についてだけ説明する。
図において、１９は入出力バッファ、１６はＩ／Ｏパッ
ド、２４は出力バッファ、２５は入力バッファである。
前記Ｉ／Ｏパッド１６は、信号線Ｍを介して出力バッフ
ァ２４の出力端子及び入力バッファ２５の入力端子にそ
れぞれ接続される。

【００５４】また、出力バッファ２４の出力イネーブル
端子には出力イネーブル信号Ｇ１が、出力バッファ２４
の入力端子にはＬＳＩチップの内部からの出力信号Ｋが
入力され、入力バッファ２５の出力端子から外部デバイ
スからの入力信号Ｌが出力される。次に、前記構成の出
力バッファ装置の動作について説明する。

【００５５】図１３は本発明の第５の実施の形態におけ
る出力バッファ装置の動作を示すタイムチャートであ
る。まず、ＬＳＩチップが組み込まれた図示しないシス
テムの電源が投入されると、リセット信号Ｒの値が
“１”から“０”になり、出力イネーブル信号Ｇ１の値
が“０”から“１”になる。そして、該出力イネーブル
信号Ｇ１の値“１”が各入出力バッファ１９〜２１（図
１１）の出力イネーブル端子に入力されると、Ｉ／Ｏパ
ッド１６〜１８をハイインピーダンスの状態にする。

【００５６】ところで、前記入出力バッファ１９〜２１
のＩ／Ｏパッド１６〜１８に接続されたＬＳＩチップの
外部端子には、図示しないプルアップ抵抗又はプルダウ
ン抵抗が接続されている。したがって、前記Ｉ／Ｏパッ
ド１６〜１８がハイインピーダンスの状態になることに
よって、前記Ｉ／Ｏパッド１６〜１８にプルアップ抵抗
が接続されている場合、Ｉ／Ｏパッド１６〜１８の電位
は“１”になり、Ｉ／Ｏパッド１６〜１８にプルダウン
抵抗が接続されている場合、Ｉ／Ｏパッド１６〜１８の
電位は“０”になる。

【００５７】したがって、前記Ｉ／Ｏパッド１６にプル
ダウン抵抗が接続され、Ｉ／Ｏパッド１７、１８にプル
アップ抵抗が接続されている場合、Ｉ／Ｏパッド１６〜
１８に出力されるＩ／Ｏパッド信号の値は（１，０，
０）になる。そして、該Ｉ／Ｏパッド信号は、値（１，
０，０）のまま入力信号Ｌ（図１２）となってレジスタ
１に送られ、設定値として設定される。したがって、レ
ジスタ１から出力される出力イネーブル信号Ｅの値も
（１，０，０）になる。

【００５８】次に、リセット信号Ｒの値が“０”から
“１”になるタイミングにおいて、レジスタ１は前記入
力信号Ｌの値（１，０，０）をラッチする。また、同時
に出力イネーブル信号Ｇ１の値は“１”から“０”にな
るので、入出力バッファ１９〜２１は出力イネーブルの
状態になり、ＬＳＩチップの内部からの出力信号Ｋが各
Ｉ／Ｏパッド１６〜１８に現れる。

【００５９】例えば、出力信号Ｋの値が（０，１，０）
であると、Ｉ／Ｏパッド信号の値は（０，１，０）にな
る。このように、リセット期間中、すなわち、出力イネ
ーブル信号Ｇ１の値が“１”であるときは、入出力バッ
ファ１９〜２１のＩ／Ｏパッド１６〜１８が強制的にハ
イインピーダンスの状態にされるので、Ｉ／Ｏパッド１
６〜１８に接続された外部デバイスからの入力信号Ｌ
を、入力信号線Ｌ１〜Ｌ３を介してレジスタ１に送り、
かつ、ＬＳＩチップの内部に伝達することができる。そ
して、入力信号Ｌは各信号線Ｂ１〜Ｂ３を介して出力イ
ネーブル信号Ｅとして各出力バッファ２〜４に伝達され
る。

【００６０】そして、リセット解除後、すなわち、レジ
スタ１のリセット端子に入力されるリセット信号Ｒの値
が“０”から“１”になり、出力イネーブル信号Ｇ１の
値が“１”から“０”になると、前記ＬＳＩチップの内
部からの出力信号Ｋが各Ｉ／Ｏパッド１６〜１８に現れ
る。このように、前記入出力バッファ１９〜２１を汎
（はん）用の入出力バッファとして使用することができ
る。

【００６１】さらに、リセット信号Ｒの値が“０”から
“１”になる時点において、リセット信号Ｒから生成さ
れたラッチ信号によって、レジスタ１は前記入力信号Ｌ
をラッチするので、該入力信号Ｌがそのままレジスタ１
に保持される。したがって、レジスタ１に設定値を入力
するための特別の端子をＬＳＩチップに配設する必要が
なくなる。

【００６２】次に、本発明の第６の実施の形態について
説明する。図１４は本発明の第６の実施の形態における
駆動能力切替機能付き出力バッファ装置を示す図であ
る。なお、第１の実施例と同じ構造の部分については、
同じ符号を付与することによってその説明を省略する。
図において、３０〜３２はパッドであり、該パッド３０
〜３２と出力バッファ２〜４とが信号線Ｂ１〜Ｂ３によ
ってそれぞれ接続される。また、３３〜３５はワイヤー
ボンディング等の接続手段、ＶＣＣはＬＳＩチップの電
源、ＧＮＤはＬＳＩチップのグラウンド端子である。

【００６３】前記接続手段３３はパッド３０と電源ＶＣ
Ｃとを、接続手段３４、３５はパッド３１、３２とグラ
ウンド端子ＧＮＤとをそれぞれ接続する。次に、前記構
成の駆動能力切替機能付き出力バッファ装置の動作につ
いて説明する。まず、ＬＳＩチップが組み込まれた図示
しないシステムの電源が投入されると、電源ＶＣＣは
“１”の電位に、グラウンド端子ＧＮＤは“０”の電位
に設定される。そして、電源ＶＣＣの電位は接続手段３
３、パッド３０及び信号線Ｂ１を介して出力バッファ２
に伝達され、グラウンド端子ＧＮＤの電位は、ワイヤー
ボンディング等の接続手段３４、パッド３１及び信号線
Ｂ２を介して出力バッファ３に、また、ワイヤーボンデ
ィング等の接続手段３５、パッド３２及び信号線Ｂ３を
介して出力バッファ４にそれぞれ伝達される。

【００６４】したがって、本実施の形態においては、出
力バッファ２はハイインピーダンスモードに設定され、
出力バッファ３、４は出力モードに設定される。この場
合、ＬＳＩチップをパッケージに封止する際に、前記信
号線Ｂ１〜Ｂ３を接続手段３３〜３５によって電源ＶＣ
Ｃ又はグラウンド端子ＧＮＤに接続するだけでよいの
で、作業を簡素化することができる。

【００６５】さらに、ＬＳＩチップのパッケージの内部
において駆動能力切替機能付き出力バッファ装置の駆動
能力を設定することができるので、ＬＳＩチップの外部
ピンを使用する必要がなくなる。次に、本発明の第７の
実施の形態について説明する。図１５は本発明の第７の
実施の形態における駆動能力切替機能付き出力バッファ
装置を示す図である。なお、第１の実施例と同じ構造の
部分については、同じ符号を付与することによってその
説明を省略する。

【００６６】図において、３０〜３２はパッドであり、
該パッド３０〜３２と出力バッファ２〜４とが信号線Ｂ
１〜Ｂ３によってそれぞれ接続される。また、４３〜４
５はワイヤーボンディング等の接続手段４６〜４８によ
って前記パッド３０〜３２と接続されたＬＳＩチップの
外部ピン、４６〜４８はＬＳＩチップが実装されている
基板上の配線パターン、ＶＣＣはＬＳＩチップの電源、
ＧＮＤはＬＳＩチップのグラウンド端子である。

【００６７】そして、ＬＳＩチップの外部ピン４３は配
線パターン４６を介して電源ＶＣＣと、外部ピン４４、
４５はそれぞれ配線パターン４７、４８を介してグラウ
ンド端子ＧＮＤと接続される。次に、前記構成の出力バ
ッファ装置の動作について説明する。まず、ＬＳＩチッ
プが組み込まれた図示しないシステムの電源が投入され
ると、電源ＶＣＣは“１”の電位に、グラウンド端子Ｇ
ＮＤは“０”の電位に設定される。そして、電源ＶＣＣ
の電位は、配線パターン４６、外部ピン４３、接続手段
３３、パッド３０及び信号線Ｂ１を介して出力バッファ
２に伝達される。また、グラウンド端子ＧＮＤの電位
は、配線パターン４７、外部ピン４４、接続手段３４、
パッド３１及び信号線Ｂ２を介して出力バッファ３に伝
達されるとともに、配線パターン４８、外部ピン４５、
接続手段３５、パッド３２及び信号線Ｂ３を介して出力
バッファ４に伝達される。

【００６８】したがって、本実施の形態においては、出
力バッファ２はハイインピーダンスモードに設定され、
出力バッファ３、４は出力モードに設定される。この場
合、ＬＳＩチップをパッケージに封止した後、又はＬＳ
Ｉチップを基板等に実装した後において、ＬＳＩチップ
の外部ピン４３〜４５の電位を設定するだけでよいの
で、作業を簡素化することができる。

【００６９】なお、本実施の形態においては、ＬＳＩチ
ップの外部ピン４３〜４５と電源ＶＣＣ及びグラウンド
端子ＧＮＤとの間を配線パターン４６〜４８によって接
続するようにしているが、配線パターン４６〜４８上に
スイッチを配設し、該スイッチをオン・オフすることに
よって、前記外部ピン４３〜４５における電位の設定を
変更することもできる。

【００７０】この場合、前記スイッチをオン・オフする
だけで出力バッファ装置の駆動能力を設定することがで
きるので、作業を簡素化することができる。次に、本発
明の第８の実施の形態について説明する。図１６は本発
明の第８の実施の形態における出力バッファ装置を示す
図、図１７は本発明の第８の実施の形態における出力バ
ッファユニットのブロック図、図１８は本発明の第８の
実施の形態における出力バッファユニットの詳細図であ
る。なお、第１の実施の形態と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。また、出力バッファユニット５５、５７、５９、６
１の構造はいずれも同じであるので、図１７及び１８に
おいては、出力バッファユニット５５についてだけ説明
する。

【００７１】図１６において、５３、５４はレジスタ、
５５、５７、５９、６１は駆動能力を切り替える機能を
有する出力バッファユニット、５６、５８、６０、６２
はパッドである。各パッド５６、５８、６０、６２はワ
イヤーボンディング等の接続手段によって、図示しない
ＬＳＩチップの外部ピンに接続される。前段出力信号Ａ
１〜Ａ４は、出力バッファユニット５５、５７、５９、
６１の入力端子にそれぞれ入力され、データバス信号Ｂ
はレジスタ５３、５４の各入力端子に入力される。ま
た、ライト信号Ｗ１はレジスタ５３の入力端子に、リセ
ット信号Ｒはレジスタ５３、５４の各リセット端子に、
ライト信号Ｗ２はレジスタ５４の入力端子にそれぞれ接
続される。

【００７２】そして、レジスタ５３の出力は前記出力バ
ッファユニット５５、５７の入力端子に、レジスタ５４
の出力は前記出力バッファユニット５９、６１の入力端
子にそれぞれ入力される。さらに、前記出力バッファユ
ニット５５、５７、５９、６１の出力は、パッド５６、
５８、６０、６２にそれぞれ現れる。次に、図１７及び
１８において、５５は出力バッファユニット、２〜４は
出力バッファであり、前段出力信号Ａ１は各出力バッフ
ァ２〜４に入力され、該出力バッファ２〜４の各出力は
ワイヤードオア結線によって互いに接続され、出力端子
に出力Ｃが現れるようになっている。

【００７３】また、信号線Ｂ１〜Ｂ３は出力バッファ２
〜４にそれぞれ接続され、該出力バッファ２〜４を出力
モード又はハイインピーダンスモードに設定する。な
お、図１７においては、前記信号線Ｂ１〜Ｂ３を介して
出力バッファ２〜４に伝達される３ビット構成の出力イ
ネーブル信号Ｎがバス表記されている。該出力イネーブ
ル信号Ｎの各値は（ｅ１，ｅ２，ｅ３）である。

【００７４】したがって、各出力バッファユニット５
５、５７、５９、６１においては、出力イネーブル信号
Ｎが入力されると、前段出力信号Ａ１、Ａ２及び出力イ
ネーブル信号Ｎの各値（ｅ１，ｅ２，ｅ３）に対応する
駆動能力が設定される。次に前記構成の出力バッファ装
置の動作について説明する。まず、ＬＳＩチップが組み
込まれた図示しないシステムの電源が投入されると、リ
セット信号Ｒが発生させられ、レジスタ５３、５４がリ
セットされる。その結果、レジスタ５３、５４の出力が
すべて強制的にイネーブル状態にされ、前記各出力バッ
ファユニット５５、５７、５９、６１が最大の駆動能力
に設定される。

【００７５】その後、図示しない制御回路は、前記シス
テム内の記憶装置に格納された前記出力バッファユニッ
ト５５、５７の設定値を、データバス信号Ｂ及びライト
信号Ｗ１に乗せてレジスタ５３に送って設定する。その
結果、レジスタ５３に設定された設定値に従って、前記
出力バッファユニット５５、５７は共通の駆動能力に設
定され、前段出力信号Ａ１に対応する出力Ｃをパッド５
６に伝達し、前段出力信号Ａ２に対応する出力Ｃをパッ
ド５８に伝達する。したがって、ＬＳＩチップに接続さ
れた外部デバイスを負荷容量に対応する最適な駆動能力
に設定することができる。

【００７６】また、同様に、前記出力バッファユニット
５９、６１の設定値を、データバス信号Ｂ及びライト信
号Ｗ２に乗せてレジスタ５４に送って設定する。このよ
うに、レジスタ５４に設定された値に従って、前記出力
バッファユニット５９、６１は共通の駆動能力に設定さ
れる。したがって、共通のレジスタ５３、５４を配設す
ることによって、複数の出力バッファユニット５５、５
７、５９、６１の駆動能力を共通に設定することが可能
になる。

【００７７】その結果、データバス、アドレスバス等の
バス信号線のように、負荷容量が共通になる場合、出力
バッファユニット５５、５７、５９、６１のうちの選択
されたものを一纏（まとま）りとし、駆動能力を共通の
レジスタ５３、５４によって設定することができる。し
たがって、レジスタ５３、５４の数を少なくすることが
できる。

【００７８】また、該レジスタ５３、５４の数を少なく
することができる分だけ、前記記憶装置に格納する値も
少なくなるので、記憶装置の容量、及び記憶装置に値を
格納する作業を少なくすることができる。次に、本発明
の第９の実施の形態について説明する。図１９は本発明
の第９の実施の形態における出力バッファ装置を示す図
である。なお、第１の実施例と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。

【００７９】図において、８８はＬＳＩチップ、７０、
７２〜７６は図１７及び１８に示す出力バッファユニッ
ト５５と同じ構造を有する出力バッファユニット、７７
〜８３、８９は前記ＬＳＩチップ８８の外部ピンであ
る。また、７１は駆動能力を変更する機能を有する入出
力バッファユニット、９０はＯＲ回路ユニット、９１は
反転回路、９２〜９４は３ビット構成のレジスタであ
る。そして、８４〜８６は外部デバイスとしてＬＳＩチ
ップ８８に接続されるメモリ素子である。なお、この場
合、メモリ素子８４、８５は既に実装されており、メモ
リ素子８６は未実装である。

【００８０】ＬＳＩチップ８８の３２ビット構成の内部
アドレス信号ＩＡＰは、出力バッファユニット７０を介
してＬＳＩチップ８８の外部に外部アドレス信号ＡＰと
して伝達される。前記出力バッファユニット７０におい
て、内部アドレス信号ＩＡＰの各ビットのアドレスデー
タについて、それぞれ１個の図示しない出力バッファサ
ブユニットが配設されるようになっている。したがっ
て、前記出力バッファユニット７０は３２個の出力バッ
ファサブユニットから成る。

【００８１】また、ＬＳＩチップ８８の３２ビット構成
の内部データ出力信号ＩＤＯＵＴＰは、入出力バッファ
ユニット７１を介してＬＳＩチップ８８の外部に外部デ
ータ信号ＤＰとして伝達される。さらに、該外部データ
信号ＤＰとして入力された信号は、入出力バッファユニ
ット７１を介して内部データ入力信号ＩＤＩＮＰとして
伝達される。

【００８２】そして、前記入出力バッファユニット７１
において、内部データ出力信号ＩＤＯＵＴＰ及び内部デ
ータ入力信号ＩＤＩＮＰの各ビットのアドレスデータに
ついて、それぞれ１個の図示しない入出力バッファサブ
ユニットが配設されるようになっている。したがって、
前記入出力バッファユニット７１は３２個の入出力バッ
ファサブユニットから成る。

【００８３】また、前記ＬＳＩチップ８８の内部リード
信号ＩＲＤＮは、出力バッファユニット７２を介してＬ
ＳＩチップ８８の外部に外部リード信号ＲＤＮとして伝
達されるとともに、反転回路９１に入力される。そし
て、内部ライト信号ＩＷＲＮは、出力バッファユニット
７３を介してＬＳＩチップ８８の外部に外部ライト信号
ＷＲＮとして伝達される。

【００８４】さらに、内部チップセレクト信号ＩＣＳ０
Ｎは出力バッファユニット７４を介してＬＳＩチップ８
８の外部に外部チップセレクト信号ＣＳ０Ｎとして、内
部チップセレクト信号ＩＣＳ１Ｎは出力バッファユニッ
ト７５を介してＬＳＩチップ８８の外部に外部チップセ
レクト信号ＣＳ１Ｎとして、内部チップセレクト信号Ｉ
ＣＳ２Ｎは出力バッファユニット７６を介してＬＳＩチ
ップ８８の外部に外部チップセレクト信号ＣＳ２Ｎとし
てそれぞれ伝達される。

【００８５】そして、ライト信号ＷＲ０Ｎはレジスタ９
２のラッチ端子に、ライト信号ＷＲ１Ｎはレジスタ９３
のラッチ端子に、ライト信号ＷＲ２Ｎはレジスタ９４の
ラッチ端子にそれぞれ入力され、リセット信号ＲはＬＳ
Ｉチップ８８の外部から各レジスタ９２〜９４のリセッ
ト端子にそれぞれ入力される。ところで、前記レジスタ
９２〜９４には、３２ビット構成の内部データ出力信号
ＩＤＯＵＴＰのうち３ビットが入力される。そして、レ
ジスタ９２の３ビット構成の出力信号は、出力バッファ
ユニット７０のイネーブル端子に入力されるとともに、
ＯＲ回路ユニット９０に対して出力される。また、レジ
スタ９３の３ビット構成の出力信号は、出力バッファユ
ニット７２、７３の各イネーブル端子にそれぞれ入力さ
れる。さらに、レジスタ９４の３ビット構成の出力信号
は、出力バッファユニット７４〜７６の各イネーブル端
子にそれぞれ接続される。

【００８６】そして、内部リード信号ＩＲＤＮは、反転
回路９１において反転させられ、ＯＲ回路ユニット９０
に対して出力される。次に、該ＯＲ回路ユニット９０に
ついて説明する。図２０は本発明の第９の実施の形態に
おけるＯＲ回路ユニットを示す図である。

【００８７】図において、９０はＯＲ回路ユニット、１
００〜１０２はＯＲ回路である。反転回路９１（図１
９）の出力信号ｄが各ＯＲ回路１００〜１０２の一方の
入力端子にそれぞれ入力されるとともに、前記レジスタ
９２の３ビット構成の出力信号ａ０〜ａ２は各ＯＲ回路
１００〜１０２の他方の入力端子にそれぞれ入力され、
前記ＯＲ回路１００〜１０２の出力信号ｂ０〜ｂ２は、
前記入出力バッファユニット７１の各ビットに対応させ
て形成された入出力バッファサブユニットの出力イネー
ブル端子に入力される。

【００８８】ところで、前記メモリ素子８４〜８６は、
リード・ライトが可能な記憶素子であり、３２ビット構
成の外部アドレス信号ＡＰから記憶容量に対応させて必
要なビット数のアドレス信号が入力され、ＬＳＩチップ
８８との間において、外部データ信号ＤＰの読出し及び
書込みが行われる。また、各メモリ素子８４〜８６に
は、外部リード信号ＲＤＮ及び外部ライト信号ＷＲＮが
入力されるとともに、メモリ素子８４には外部チップセ
レクト信号ＣＳ０Ｎが、メモリ素子８５には外部チップ
セレクト信号ＣＳ１Ｎが、メモリ素子８６には外部チッ
プセレクト信号ＣＳ２Ｎがそれぞれ入力される。

【００８９】次に、前記入出力バッファユニット７１を
構成する３２個の入出力バッファサブユニットのうち、
ｉ（＝１、２、…、３２）番目の入出力バッファサブユ
ニット７１ｉについて説明する。図２１は本発明の第９
の実施の形態における入出力バッファサブユニットを示
す図である。

【００９０】図において、７１ｉはｉ番目の入出力バッ
ファサブユニットであり、３２個の入出力バッファサブ
ユニット７１ｉが前記入出力バッファユニット７１内に
おいて並列に配設される。また、２〜４は出力バッフ
ァ、１１０は入力バッファである。前記ＯＲ回路１００
〜１０２（図２０）の出力信号ｂ０〜ｂ２は出力イネー
ブル信号として出力バッファ２〜４の各出力イネーブル
端子にそれぞれ入力される。

【００９１】そして、ｉ番目の入出力バッファサブユニ
ット７１ｉに入力されるｉ番目の内部データ出力信号Ｉ
ＤＯＵＴＰｉは、出力バッファ２〜４の入力端子にそれ
ぞれ入力され、出力バッファ２〜４の各出力端子はワイ
ヤードオア結線によって互いに接続され、各出力はｉ番
目の外部データ信号ＤＰｉとして出力される。また、ｉ
番目の外部データ信号ＤＰｉは、入力バッファ１１０の
入力端子に入力され、ｉ番目の内部データ入力信号ＩＤ
ＩＮＰｉとしてＬＳＩチップ８８（図１９）の内部に入
力される。

【００９２】図２２は本発明の第９の実施の形態におけ
る記憶装置に格納された値を示す第１の図、図２３は本
発明の第９の実施の形態における記憶装置に格納された
値を示す第２の図である。まず、ＬＳＩチップ８８（図
１９）が組み込まれた図示しないシステム内の記憶装置
には、レジスタ９３に設定される設定値“０００”、及
びレジスタ９４に設定される設定値“１１１”がそれぞ
れ格納される。

【００９３】また、前記記憶装置には、レジスタ９２に
設定される設定値が、カウント値ＣＯＵＮＴＦを引数と
して格納される。本実施の形態においては、カウント値
ＣＯＵＮＴＦの“０”〜“３”に対応させて、設定値
“１１１”、“１１１”、“１００”、“０００”がそ
れぞれ格納される。なお、前記記憶装置は、ＬＳＩチッ
プ８８の内部又は外部に置くことができる。

【００９４】次に、前記構成の駆動能力切替機能付き出
力バッファ装置の動作について説明する。図２４は本発
明の第９の実施の形態における駆動能力切替機能付き出
力バッファ装置の動作を示す第１のフローチャート、図
２５は本発明の第９の実施の形態における駆動能力切替
機能付き出力バッファ装置の動作を示す第２のフローチ
ャート、図２６は本発明の第９の実施の形態におけるラ
イトサイクルのタイムチャート、図２７は本発明の第９
の実施の形態におけるリードサイクルのタイムチャート
である。 ステップＳ１ ＬＳＩチップ８８（図１９）が組み込ま
れた図示しないシステムの電源が投入されると、リセッ
ト信号Ｒがアサートされ、前記レジスタ９２〜９４がそ
れぞれリセットされ、各レジスタ９２〜９４の出力信号
が強制的に“０”にされる。その結果、出力バッファユ
ニット７０、７２〜７６及び入出力バッファユニット７
１は最大の駆動能力に設定される。

【００９５】前記リセット信号Ｒがアサートされた後、
ディアサートされると、図示しない制御回路が動作を開
始する。 ステップＳ２ 該制御回路は、図示しない記憶装置から
レジスタ９３に設定すべき値“０００”を読み込み、レ
ジスタ９３に接続された内部データ出力信号線に内部デ
ータ出力信号ＩＤＯＵＴＰとして設定値“０００”を出
力し、かつ、ライト信号ＷＲ１Ｎをアサートして設定値
“０００”をレジスタ９３に格納する。その結果、出力
バッファユニット７２、７３は最大の駆動能力に設定さ
れる。

【００９６】また、前記制御回路は、前記記憶装置から
レジスタ９４に設定すべき設定値“１１１”を読み込
み、レジスタ９４に接続された内部データ出力信号線に
内部データ出力信号ＩＤＯＵＴＰとして設定値“１１
１”を出力し、かつ、ライト信号ＷＲ２Ｎをアサートし
て設定値“１１１”をレジスタ９４に格納する。その結
果、出力バッファユニット７４〜７６は最大の駆動能力
に設定される。 ステップＳ３ 前記制御回路は、カウント値ＣＯＵＮＴ
Ｆを“０”に初期設定する。 ステップＳ４、Ｓ５ 前記制御回路は、外部チップセレ
クト信号ＣＳ０Ｎによって選択されるメモリ素子８４が
実装されているかどうかの実装チェックを行う。

【００９７】この場合、制御回路は、メモリ素子８４が
実装されているかどうかを、リード・ライトチェックを
行うことによって判断する。すなわち、制御回路は、図
２６に示すように、外部アドレス信号線に外部アドレス
信号ＡＰとしてアドレスデータ“ＡＤＲ０”を出力し、
外部データ信号線に外部データ信号ＤＰとして書込デー
タ“ＷＤＴ０”を出力し、外部チップセレクト信号ＣＳ
０Ｎをアサートし、その後、外部ライト信号ＷＲＮをア
サートする。その結果、メモリ素子８４のアドレスデー
タ“ＡＤＲ０”で示される番地に書込データ“ＷＤＴ
０”が格納される。

【００９８】その後、制御回路は、外部ライト信号ＷＲ
Ｎ、外部チップセレクト信号ＣＳ０Ｎ、外部データ信号
ＤＰ及び外部アドレス信号ＡＰを順次ディアサートし、
ライトサイクルを終了する。次に、制御回路は、図２７
に示すように、外部アドレス信号線に外部アドレス信号
ＡＰとして、前記書込みが行われたときと同じアドレス
データ“ＡＤＲ０”を出力し、外部チップセレクト信号
ＣＳ０Ｎ及び外部リード信号ＲＤＮをアサートする。

【００９９】このとき、制御回路は、内部リード信号Ｉ
ＲＤＮを“０”に設定しているので、出力信号ｄ（図２
０）は“１”に設定され、ＯＲ回路ユニット９０の出力
信号ｂ０〜ｂ２はすべて“１”に設定される。その結
果、入出力バッファユニット７１の各入出力バッファサ
ブユニット７１ｉ内の出力バッファ２〜４は、すべてハ
イインピーダンスモードに保持されるので、各外部デー
タ信号ＤＰｉが出力される出力端子もハイインピーダン
スの状態になる。

【０１００】そして、メモリ素子８４は、外部チップセ
レクト信号ＣＳ０Ｎ及び外部リード信号ＲＤＮがアサー
トされたことに対応して、所定のアクセス時間が経過し
た後、アドレスデータ“ＡＤＲ０”で指定される番地に
格納されているデータを読出データ“ＲＤＴ０”として
読み出し、外部データ信号ＤＰとして出力する。その
後、読出データ“ＲＤＴ０”は入出力バッファユニット
７１の入力バッファ１１０を介して内部データ入力信号
ＩＤＩＮＰになり、制御回路に取り込まれる。

【０１０１】その後、制御回路は、内部リード信号ＩＲ
ＤＮ（外部リード信号ＲＤＮ）、外部チップセレクト信
号ＣＳ０Ｎ、及び外部アドレス信号ＡＰをディアサート
し、リードサイクルを終了する。次に、制御回路は、前
記メモリ素子８４の同じ番地に書き込まれた書込データ
“ＷＤＴ０”と同じ番地から読み出された読出データ
“ＲＤＴ０”とが等しいかどうかによって、外部チップ
セレクト信号ＣＳ０Ｎの信号線上にメモリ素子８４が実
装されているかどうかを判断する。該メモリ素子８４が
実装されている場合はステップＳ６に、実装されていな
い場合はステップＳ７に進む。 ステップＳ６ カウント値ＣＯＵＮＴＦをインクリメン
トする。本実施の形態においては、前記メモリ素子８４
は実装されているので、カウント値ＣＯＵＮＴＦは
“１”になる。 ステップＳ７、Ｓ８ 前記制御回路は、前記外部チップ
セレクト信号ＣＳ１Ｎによって選択されるメモリ素子８
５が実装されているかどうかの実装チェックを行う。メ
モリ素子８５が実装されている場合はステップＳ９に、
実装されていない場合はステップＳ１０に進む。 ステップＳ９ カウント値ＣＯＵＮＴＦをインクリメン
トする。本実施の形態においては、前記メモリ素子８５
は実装されているので、カウント値ＣＯＵＮＴＦは
“２”になる。 ステップＳ１０、Ｓ１１ 前記制御回路は、前記外部チ
ップセレクト信号ＣＳ２Ｎによって選択されるメモリ素
子８６が実装されているかどうかの実装チェックを行
う。メモリ素子８６が実装されている場合はステップＳ
１２に、実装されていない場合はステップＳ１３に進
む。本実施の形態においては、前記メモリ素子８６は実
装されていないので、メモリ素子８６から読み出された
読出データ“ＲＤＴ０”は不定データになり、メモリ素
子８６に書き込まれた書込データ“ＷＤＴ０”と等しく
なることはない。したがって、外部チップセレクト信号
ＣＳ２Ｎによって選択されたメモリ素子８６は実装され
ていないと判断する。 ステップＳ１２ カウント値ＣＯＵＮＴＦをインクリメ
ントする。本実施の形態においては、前記メモリ素子８
６は実装されていないので、カウント値ＣＯＵＮＴＦは
“２”のままである。 ステップＳ１３ 前記制御装置の負荷容量検出手段は、
カウント値ＣＯＵＮＴＦが“０”であるかどうかを判断
する。カウント値ＣＯＵＮＴＦが“０”である場合はス
テップＳ１５に、“０”でない場合はステップＳ１４に
進む。本実施の形態においては、カウント値ＣＯＵＮＴ
Ｆは“２”であるので、ステップＳ１４に進む。 ステップＳ１４ 前記負荷容量検出手段は、カウント値
ＣＯＵＮＴＦが“１”であるかどうかを判断する。カウ
ント値ＣＯＵＮＴＦが“１”である場合はステップＳ１
５に、“１”でない場合はステップＳ１６に進む。本実
施の形態においては、カウント値ＣＯＵＮＴＦは“２”
であるので、ステップＳ１６に進む。 ステップＳ１５ レジスタ９２に接続された内部データ
出力信号線に内部データ出力信号ＩＤＯＵＴＰとして設
定値“１１１”を出力し、かつ、ライト信号ＷＲ０Ｎを
アサートして設定値“１１１”をレジスタ９２に格納す
る。その結果、出力バッファユニット７０及び入出力バ
ッファユニット７１は最小の駆動能力に設定される。 ステップＳ１６ 前記負荷容量検出手段は、カウント値
ＣＯＵＮＴＦが“２”であるかどうかを判断する。カウ
ント値ＣＯＵＮＴＦが“２”である場合はステップＳ１
７に、“２”でない場合はステップＳ１８に進む。本実
施の形態においては、カウント値ＣＯＵＮＴＦは“２”
であるので、ステップＳ１７に進む。 ステップＳ１７ レジスタ９２に接続された内部データ
出力信号線に内部データ出力信号ＩＤＯＵＴＰとして設
定値“１００”を出力し、かつ、ライト信号ＷＲ０Ｎを
アサートして設定値“１００”をレジスタ９２に格納す
る。その結果、出力バッファユニット７０及び入出力バ
ッファユニット７１は中程度の駆動能力に設定される。 ステップＳ１８ 前記負荷容量検出手段は、カウント値
ＣＯＵＮＴＦが“３”であるかどうかを判断する。カウ
ント値ＣＯＵＮＴＦが“３”である場合はステップＳ１
９に、“３”でない場合は処理を終了する。 ステップＳ１９ レジスタ９２に接続された内部データ
出力信号線に内部データ出力信号ＩＤＯＵＴＰとして設
定値“０００”を出力し、かつ、ライト信号ＷＲ０Ｎを
アサートして設定値“０００”をレジスタ９２に格納す
る。その結果、出力バッファユニット７０及び入出力バ
ッファユニット７１は最大の駆動能力に設定される。

【０１０２】このように、前記カウント値ＣＯＵＮＴＦ
をカウントすることによって、ＬＳＩチップ８８に接続
された外部デバイスの負荷容量、例えば、メモリ素子８
４〜８６の数を知ることができるので、外部デバイスの
負荷容量に対応させて出力バッファ装置の駆動能力を設
定することができる。なお、本発明は前記実施の形態に
限定されるものではなく、本発明の趣旨に基づいて種々
変形させることが可能であり、それらを本発明の範囲か
ら排除するものではない。

【０１０３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、駆動能力切替機能付き出力バッファ装置において
は、ワイヤードオア結線によって接続された複数の出力
バッファと、該各出力バッファの入力端子に共通の前段
出力信号を入力する信号入力手段と、前記複数の出力バ
ッファによって設定される駆動能力を変更する駆動能力
変更手段とを有する。

【０１０４】この場合、信号入力手段によって各出力バ
ッファの入力端子に共通の前段出力信号が入力される
と、各出力バッファによって設定される駆動能力が駆動
能力変更手段によって変更される。したがって、ＬＳＩ
チップの外部に接続された外部デバイスの負荷容量に対
応した最適な駆動能力を設定することができる。

【０１０５】また、ＬＳＩチップの外部にバッファを配
設して駆動能力を大きくする必要がないので、コストが
高くなることはない。さらに、最適な駆動能力を設定す
ることができるので、ＬＳＩチップに接続される信号線
上に外部からのノイズが重畳するのを防止することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における出力バッフ
ァ装置を示す図である。

【図２】本発明の第１の実施の形態における出力バッフ
ァを示す図である。

【図３】本発明の第１の実施の形態における出力バッフ
ァの真理値表を示す図である。

【図４】本発明の第１の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。

【図５】本発明の第２の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。

【図６】本発明の第３の実施の形態における駆動能力切
替機能付き出力バッファ装置を示す図である。

【図７】本発明の第３の実施の形態における出力バッフ
ァを示す図である。

【図８】本発明の第３の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。

【図９】本発明の第４の実施の形態における駆動能力切
替機能付き出力バッファ装置を示す図である。

【図１０】本発明の第４の実施の形態における出力イネ
ーブル信号と出力バッファ装置の駆動能力との関係を示
す図である。

【図１１】本発明の第５の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。

【図１２】本発明の第５の実施の形態における入出力バ
ッファを示す図である。

【図１３】本発明の第５の実施の形態における出力バッ
ファ装置の動作を示すタイムチャートである。

【図１４】本発明の第６の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。

【図１５】本発明の第７の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。

【図１６】本発明の第８の実施の形態における出力バッ
ファ装置を示す図である。

【図１７】本発明の第８の実施の形態における出力バッ
ファユニットのブロック図である。

【図１８】本発明の第８の実施の形態における出力バッ
ファユニットの詳細図である。

【図１９】本発明の第９の実施の形態における出力バッ
ファ装置を示す図である。

【図２０】本発明の第９の実施の形態におけるＯＲ回路
ユニットを示す図である。

【図２１】本発明の第９の実施の形態における入出力バ
ッファサブユニットを示す図である。

【図２２】本発明の第９の実施の形態における記憶装置
に格納された値を示す第１の図である。

【図２３】本発明の第９の実施の形態における記憶装置
に格納された値を示す第２の図である。

【図２４】本発明の第９の実施の形態における駆動能力
切替機能付き出力バッファ装置の動作を示す第１のフロ
ーチャートである。

【図２５】本発明の第９の実施の形態における駆動能力
切替機能付き出力バッファ装置の動作を示す第２のフロ
ーチャートである。

【図２６】本発明の第９の実施の形態におけるライトサ
イクルのタイムチャートである。

【図２７】本発明の第９の実施の形態におけるリードサ
イクルのタイムチャートである。

【符号の説明】

１、５３、５４、９２〜９４ レジスタ ２〜４、２４ 出力バッファ １９〜２１ 入出力バッファ ７０、７２〜７６ 出力バッファユニット ａ０〜ａ２、ｂ０〜ｂ２、ｄ、Ｋ 出力信号 Ｅ、Ｇ、Ｇ１ 出力イネーブル信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】 （ａ）ワイヤードオア結線によって接続
   された複数の出力バッファと、（ｂ）該各出力バッファ
   の入力端子に共通の前段出力信号を入力する信号入力手
   段と、（ｃ）前記複数の出力バッファによって設定され
   る駆動能力を変更する駆動能力変更手段とを有すること
   を特徴とする駆動能力切替機能付き出力バッファ装置。
2. 【請求項２】 前記駆動能力変更手段は、前記各出力バ
   ッファを出力モードとハイインピーダンスモードとに選
   択的に設定する請求項１に記載の駆動能力切替機能付き
   出力バッファ装置。
3. 【請求項３】 前記各出力バッファ自体の駆動能力が互
   いに異なる請求項１に記載の駆動能力切替機能付き出力
   バッファ装置。
4. 【請求項４】 前記各出力バッファのうちの一つは、常
   時出力モードに設定される請求項１に記載の駆動能力切
   替機能付き出力バッファ装置。
5. 【請求項５】 前記駆動能力変更手段は、前記各出力バ
   ッファを出力モードとハイインピーダンスモードとに選
   択的に設定するための出力イネーブル信号を発生させる
   第１の出力イネーブル信号発生手段と、前記各出力バッ
   ファを強制的にハイインピーダンスモードに設定する第
   ２の出力イネーブル信号発生手段とを備える請求項１に
   記載の駆動能力切替機能付き出力バッファ装置。
6. 【請求項６】 前記駆動能力変更手段は、前記各出力バ
   ッファを出力モードとハイインピーダンスモードとに選
   択的に設定するための設定値が設定されるレジスタと、
   該レジスタに前記設定値を設定するための入出力バッフ
   ァと、該入出力バッファを選択的にイネーブル状態にす
   るための出力イネーブル信号を発生させる第３の出力イ
   ネーブル信号発生手段とを備える請求項１に記載の駆動
   能力切替機能付き出力バッファ装置。
7. 【請求項７】 ワイヤードオア結線によって接続された
   複数の出力バッファにより出力バッファユニットが形成
   され、少なくとも二つの出力バッファユニットが共通の
   レジスタに接続される請求項１に記載の駆動能力切替機
   能付き出力バッファ装置。
8. 【請求項８】 前記駆動能力変更手段は、外部デバイス
   の負荷容量を検出する負荷容量検出手段を備え、検出さ
   れた負荷容量に対応させて前記駆動能力を変更する請求
   項１に記載の駆動能力切替機能付き出力バッファ装置。