JPH0358612A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPH0358612A JPH0358612A JP1195450A JP19545089A JPH0358612A JP H0358612 A JPH0358612 A JP H0358612A JP 1195450 A JP1195450 A JP 1195450A JP 19545089 A JP19545089 A JP 19545089A JP H0358612 A JPH0358612 A JP H0358612A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 1
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- 230000003321 amplification Effects 0.000 description 2
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロック信号発生回路に関し、特にマイクロ
コンピュータ内に構成されたクロック信号発生回路に関
する。
コンピュータ内に構成されたクロック信号発生回路に関
する。
マイクロコンピュータは、その大部分が向期回路から構
成されてかり、同期信号としてシステムクロック信号を
用いている。マイクロコンピュータには外部からクロッ
ク信号を供給するものと、内部にクロック信号発生回路
を内蔵しているもＯとがあり、その両方が可能なものも
ある。
成されてかり、同期信号としてシステムクロック信号を
用いている。マイクロコンピュータには外部からクロッ
ク信号を供給するものと、内部にクロック信号発生回路
を内蔵しているもＯとがあり、その両方が可能なものも
ある。
従来、マイクロコンピュータの内部に構成されたクロッ
ク信号発生回路は、発振回路により生成されたクロック
信号を分周回路により１／２ に分周し、出力回路によ
り位相差を持つ多相（たとえばφ１，φ２の２相）の非
重複クロック信号を生威しマイクロコンピュータ０シス
テムクロック信号として各回路へ供給していた。
ク信号発生回路は、発振回路により生成されたクロック
信号を分周回路により１／２ に分周し、出力回路によ
り位相差を持つ多相（たとえばφ１，φ２の２相）の非
重複クロック信号を生威しマイクロコンピュータ０シス
テムクロック信号として各回路へ供給していた。
第４図は従来のクロックイ計号発生回路の一例を示す回
路図である。
路図である。
第４図に釦いて、ＸＩ ，Ｘ２は外付け部品接続端子で
あり、この外付け部品接続端子ＸＩ ．Ｘ２間に水晶発
振子１０と外付け部品接続端子ＸＩ，Ｘ２及び接地電位
間にコンデンサＣＩ．Ｃ２を接続することにより、増幅
用のインバータ１ｌ と帰還用の高抵抗を形成するトラ
ンスファゲートＴＧｘ及び波形成形のためのインバータ
■２とから成る発振回路ｌは、水晶発振子１７で定まる
周波数で発振する。
あり、この外付け部品接続端子ＸＩ ．Ｘ２間に水晶発
振子１０と外付け部品接続端子ＸＩ，Ｘ２及び接地電位
間にコンデンサＣＩ．Ｃ２を接続することにより、増幅
用のインバータ１ｌ と帰還用の高抵抗を形成するトラ
ンスファゲートＴＧｘ及び波形成形のためのインバータ
■２とから成る発振回路ｌは、水晶発振子１７で定まる
周波数で発振する。
発振回路１の出力信号Φ０は分周回路２に入力される。
分周回路２はゲート回路Ｇ １ ” Ｇ ｓで構成され
出力信号φ０を１７２ に分周して分局信号Φとして出
力する。
出力信号φ０を１７２ に分周して分局信号Φとして出
力する。
分周回路２からの分周信号Φはゲート回路０９１ＧＩＯ
及びインバータ■３〜ＩＩＯで構或された出力回路３に
接続される。
及びインバータ■３〜ＩＩＯで構或された出力回路３に
接続される。
出力回路３により位相差を持つ２相の非重複のクロック
信号φｌ，φ２が生成される。クロック信号φ１，φ２
は、バッファ回路としてのインバータＩ１ｚ〜Ｉ１５を
介して得られるようになっている。
信号φｌ，φ２が生成される。クロック信号φ１，φ２
は、バッファ回路としてのインバータＩ１ｚ〜Ｉ１５を
介して得られるようになっている。
〔発明が解決しようとする課題〕
一般にＣＭＯＳ同期回路に釦いて、消費電流はその周波
数に比例する。
数に比例する。
マイクロコンビ一一夕の内部回路が動作する周波数がｆ
ｌからｆ２１で（ｆｌ＜ｆ２）であるとする。
ｌからｆ２１で（ｆｌ＜ｆ２）であるとする。
高い周波数の１２の場合には動作速度が速く消費電流が
多く、低い周波数のｆ１の場合には動作速度が遅く消費
電流が少ない。
多く、低い周波数のｆ１の場合には動作速度が遅く消費
電流が少ない。
上述した従来のクロック信号発生回路は、発振回路１０
周波数が、マイクロコンビ一一夕の内部回路の周波数の
２倍となってむり、発振回路１の消費電流が多いという
欠点がある。
周波数が、マイクロコンビ一一夕の内部回路の周波数の
２倍となってむり、発振回路１の消費電流が多いという
欠点がある。
分周回路２を削除して発振回路１の出力信号を直接出力
回路３に接続すれば発振回路１０周波数が−７イク口コ
ンピュータの内部回路と同じになり消費電流を少なくで
きる。
回路３に接続すれば発振回路１０周波数が−７イク口コ
ンピュータの内部回路と同じになり消費電流を少なくで
きる。
しかしこの場合には、発振回路１の出力信号がデューテ
ィザイクル５０％からずれると、クロツク信号φｌ，φ
２のデューティサイクルも５０％からずれてしまい、動
作周波数が高いｆ２のときに、マイクロコンピュータの
内部回路が正常に動作しなくなるという欠点がある。
ィザイクル５０％からずれると、クロツク信号φｌ，φ
２のデューティサイクルも５０％からずれてしまい、動
作周波数が高いｆ２のときに、マイクロコンピュータの
内部回路が正常に動作しなくなるという欠点がある。
本発明の目的は、消費電流を低減することができ、かつ
マイクロコンピュータの内部回路が正常に動作するクロ
ック信号発生回路を提供することにある。
マイクロコンピュータの内部回路が正常に動作するクロ
ック信号発生回路を提供することにある。
本発明のクロック信号発生回路は、外付け部品接Ｍ．端
子を備えこの外付け部品接続端子に接続された外付け部
品により決定される周波数で発振する発振回路と、この
発振回路の出力信号を分周する分周回路と、この分周回
路の出力信号及び前記発振回路の出力信号のうちの一つ
を選択して出力するスイッチ回路と、このスイッチ回路
の出力信号を入力して周波数が等しくかつ位相が互いに
異なる複数のクロック信号を出力する出力回路とを有【
７ている。
子を備えこの外付け部品接続端子に接続された外付け部
品により決定される周波数で発振する発振回路と、この
発振回路の出力信号を分周する分周回路と、この分周回
路の出力信号及び前記発振回路の出力信号のうちの一つ
を選択して出力するスイッチ回路と、このスイッチ回路
の出力信号を入力して周波数が等しくかつ位相が互いに
異なる複数のクロック信号を出力する出力回路とを有【
７ている。
次に、本発明の実施例について図面を参照して説明する
。
。
−５一
第ｌ図は本発明の第１の実施例を示す回路図である。
この実施例は、外付け部品接続端子ＸＩ ．Ｘ２、帰還
用の高抵抗のトランスファゲートＧｘｓ及び増幅用のイ
ンバータＩ１％波形戒形用のインバータ■２を備え、こ
の外付け部品接続端子ＸＩ ，Ｘ２に接続された外付け
部品の水晶発振子１０及びコンデンサＣ１，Ｃ．により
決定される周波数で発振する発振回路１と、ゲート回路
０１〜Ｇｓを備えこの発振回路１の出力信号Φ０を分周
する分周回路２と、モードレジスタ４１．｝ランス７ア
ゲ−｝ＴＧｚ，ＴＧ３、インバータＩｌｌを備えこの分
周回路２の出力信号Φ及び発振回路１の出力信号Φ０の
うちの一つを選択して出力するスイッチ回路４と、この
スイッチ回路４の出力信号を入力して周波数が等しくか
つ位相が互いに異なる２つのクロック信号Φ１，Φ２を
インバータＩ１２〜Ｉ１ｓ を介して出力する出力回
路３とを有する構成となっている。
用の高抵抗のトランスファゲートＧｘｓ及び増幅用のイ
ンバータＩ１％波形戒形用のインバータ■２を備え、こ
の外付け部品接続端子ＸＩ ，Ｘ２に接続された外付け
部品の水晶発振子１０及びコンデンサＣ１，Ｃ．により
決定される周波数で発振する発振回路１と、ゲート回路
０１〜Ｇｓを備えこの発振回路１の出力信号Φ０を分周
する分周回路２と、モードレジスタ４１．｝ランス７ア
ゲ−｝ＴＧｚ，ＴＧ３、インバータＩｌｌを備えこの分
周回路２の出力信号Φ及び発振回路１の出力信号Φ０の
うちの一つを選択して出力するスイッチ回路４と、この
スイッチ回路４の出力信号を入力して周波数が等しくか
つ位相が互いに異なる２つのクロック信号Φ１，Φ２を
インバータＩ１２〜Ｉ１ｓ を介して出力する出力回
路３とを有する構成となっている。
次に、こり実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各−６−
部信号の波形図である。
モードレジスタ４１の値が”Ｏ”に設定されているとき
は、トランスファゲートＴＧ３がオン、トランスファゲ
ートＴＧ２ がオフとなり、発振回路１の出力信号Φ０
は従来と間様に分周回路２を経由して出力回路３に入力
される。
は、トランスファゲートＴＧ３がオン、トランスファゲ
ートＴＧ２ がオフとなり、発振回路１の出力信号Φ０
は従来と間様に分周回路２を経由して出力回路３に入力
される。
モードレジスタ４１の値が”１”に設定されているとき
は、トランスファゲートＴ Ｇ ２がオン、トランスフ
ァゲートＴ Ｇ ３がオフとなり、発振回路ｌの出力信
号・Φ０は直接出力回路３に入力される。このとき発振
回路１の発振周波数は、マイクロコンビ一一夕のクロッ
ク信号（Φｌ，Φ２ と同じ）と同一となるので、モー
ドレジスタ４ｌの値が″０“に設定されているとき、す
なわち従来例の１７２ の周波数で動作するので、消費
電流を低減することができる。
は、トランスファゲートＴ Ｇ ２がオン、トランスフ
ァゲートＴ Ｇ ３がオフとなり、発振回路ｌの出力信
号・Φ０は直接出力回路３に入力される。このとき発振
回路１の発振周波数は、マイクロコンビ一一夕のクロッ
ク信号（Φｌ，Φ２ と同じ）と同一となるので、モー
ドレジスタ４ｌの値が″０“に設定されているとき、す
なわち従来例の１７２ の周波数で動作するので、消費
電流を低減することができる。
曾た、モードレジスタ４１の値を″０″捷たは＠１”に
設定することにより、分周回路２を経由させることもで
きるので、クロック信号Φ１，Φ２のデューティサイク
ルを５０％に確保するととができ、マイクロコンビ一一
夕を正常に動作させることができる。
設定することにより、分周回路２を経由させることもで
きるので、クロック信号Φ１，Φ２のデューティサイク
ルを５０％に確保するととができ、マイクロコンビ一一
夕を正常に動作させることができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、発振回路ＩＡをＣＲ型とし、分周回路２
人はシステムリセット信号ＲＳＴにより初期化され、ス
イッチ回路４Ａをマスクオプション（半導体製造工程中
のマスクパターンの形状を一部変更すること）としたも
のである。
人はシステムリセット信号ＲＳＴにより初期化され、ス
イッチ回路４Ａをマスクオプション（半導体製造工程中
のマスクパターンの形状を一部変更すること）としたも
のである。
これら実施例に訃いて、発振周波数をｆからｆ／２にす
ると、発振回路１，ＩＡ の消費電流は２ｍＡから１ｍ
Ａに半減する。
ると、発振回路１，ＩＡ の消費電流は２ｍＡから１ｍ
Ａに半減する。
以上説明したように本発明は、マイクロコンビ一一夕の
使用クロック信号の周波数に応じて、発振回路の出力信
号を分周回路を通して出力回路へ伝達するか分周回路を
通さないで直接伝達する構成とすることにより、消費電
流を低減しかつマイクロコンビ一一夕の内部回路を正常
に動作させることができる効果がある。
使用クロック信号の周波数に応じて、発振回路の出力信
号を分周回路を通して出力回路へ伝達するか分周回路を
通さないで直接伝達する構成とすることにより、消費電
流を低減しかつマイクロコンビ一一夕の内部回路を正常
に動作させることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例の回
路図及び各部信号の波形図、第３図は本発明の第２の実
施例の回路図、第４図は従来のクロクク信号発生回路の
一例を示す回路図である。 １，ＩＡ・・・・・・発振回路、２，２人・・・・・・
分局回路、３・・・・・出力回路、４．４人・・・・・
・スイッチ回路、１０・・・・・・水晶発振子、４１・
・・・・モードレジスタ、Ｃ１〜Ｃ３・・・・・・コン
デンサ、Ｇｌ〜Ｇ１Ｂ・・・・・・ゲート回路、Ｉｌ”
Ｉｚｏ・・・・・・インバータ、Ｑ１．Ｑ２・・・・・
・ＭＯＳトランジスタ、Ｒｌ ・・・・・・抵抗、Ｔ
Ｇｌ〜ＴＧｓ・・・・・・トランスファゲート。
路図及び各部信号の波形図、第３図は本発明の第２の実
施例の回路図、第４図は従来のクロクク信号発生回路の
一例を示す回路図である。 １，ＩＡ・・・・・・発振回路、２，２人・・・・・・
分局回路、３・・・・・出力回路、４．４人・・・・・
・スイッチ回路、１０・・・・・・水晶発振子、４１・
・・・・モードレジスタ、Ｃ１〜Ｃ３・・・・・・コン
デンサ、Ｇｌ〜Ｇ１Ｂ・・・・・・ゲート回路、Ｉｌ”
Ｉｚｏ・・・・・・インバータ、Ｑ１．Ｑ２・・・・・
・ＭＯＳトランジスタ、Ｒｌ ・・・・・・抵抗、Ｔ
Ｇｌ〜ＴＧｓ・・・・・・トランスファゲート。
Claims (1)
- 外付け部品接続端子を備えこの外付け部品接続端子に接
続された外付け部品により決定される周波数で発振する
発振回路と、この発振回路の出力信号を分周する分周回
路と、この分周回路の出力信号及び前記発振回路の出力
信号のうちの一つを選択して出力するスイッチ回路と、
このスイッチ回路の出力信号を入力して周波数が等しく
かつ位相が互いに異なる複数のクロック信号を出力する
出力回路とを有することを特徴とするクロック信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195450A JPH0358612A (ja) | 1989-07-27 | 1989-07-27 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195450A JPH0358612A (ja) | 1989-07-27 | 1989-07-27 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358612A true JPH0358612A (ja) | 1991-03-13 |
Family
ID=16341269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195450A Pending JPH0358612A (ja) | 1989-07-27 | 1989-07-27 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742194A (en) * | 1995-03-14 | 1998-04-21 | Nec Corporation | Internal clock generator for a synchronous dynamic RAM |
-
1989
- 1989-07-27 JP JP1195450A patent/JPH0358612A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742194A (en) * | 1995-03-14 | 1998-04-21 | Nec Corporation | Internal clock generator for a synchronous dynamic RAM |
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