JPH0583089A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0583089A JPH0583089A JP3241417A JP24141791A JPH0583089A JP H0583089 A JPH0583089 A JP H0583089A JP 3241417 A JP3241417 A JP 3241417A JP 24141791 A JP24141791 A JP 24141791A JP H0583089 A JPH0583089 A JP H0583089A
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- JP
- Japan
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- output
- circuit
- stage
- oscillation
- logical operation
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Abstract
(57)【要約】
【目的】 本発明は複数の遅延回路を縦続接続して、よ
り高周波のパルス出力を発振させる回路に関し、発振回
路は構成段数を変えずに、且つ発振ループ回路の周波数
を上昇させずに、発振周波数を奇数倍に高くすることの
出来る発振回路を提供することを目的とする。 【構成】 複数段の遅延回路を縦続接続し、終段出力を
初段入力へ帰還して構成した発振回路において、前記遅
延回路を差動入力・差動出力により構成し、前記各段の
出力信号波形について、通常出力と反転出力はを各別に
取り出し、前記各出力が印加されて演算される論理演算
回路と、各論理演算回路の出力の合成回路とを具備し、
前記合成回路の出力を発振回路出力とすることで構成す
る。
り高周波のパルス出力を発振させる回路に関し、発振回
路は構成段数を変えずに、且つ発振ループ回路の周波数
を上昇させずに、発振周波数を奇数倍に高くすることの
出来る発振回路を提供することを目的とする。 【構成】 複数段の遅延回路を縦続接続し、終段出力を
初段入力へ帰還して構成した発振回路において、前記遅
延回路を差動入力・差動出力により構成し、前記各段の
出力信号波形について、通常出力と反転出力はを各別に
取り出し、前記各出力が印加されて演算される論理演算
回路と、各論理演算回路の出力の合成回路とを具備し、
前記合成回路の出力を発振回路出力とすることで構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は複数の遅延回路を縦続接
続してより高周波のパルス出力を発振させる回路に関す
る。
続してより高周波のパルス出力を発振させる回路に関す
る。
【０００２】従来、リング発振器と称するパルス発振器
は公知であるが、回路構成を変えずに発振周波数を高く
するとき、消費電力が増大する欠点があった。その点を
解決する技術を開発することが要求された。
は公知であるが、回路構成を変えずに発振周波数を高く
するとき、消費電力が増大する欠点があった。その点を
解決する技術を開発することが要求された。
【０００３】
【従来の技術】複数の遅延回路を縦続接続したリング発
振器は図４・図５に示すように公知である。図４におい
て、1-1,1-2,1-3 はインバータで、図４では３段縦続接
続している。終段インバータ1-3 の出力を帰還路２によ
り初段インバータ1-1 の入力端子へ帰還させることによ
り、端子３から発振出力を得ている。
振器は図４・図５に示すように公知である。図４におい
て、1-1,1-2,1-3 はインバータで、図４では３段縦続接
続している。終段インバータ1-3 の出力を帰還路２によ
り初段インバータ1-1 の入力端子へ帰還させることによ
り、端子３から発振出力を得ている。
【０００４】また図５においては、4-1,4-2,4-3 は差動
入力・差動出力の増幅器で、差動入力の二端子同士を接
続し合っている。そのため帰還路が５，６の２ルート存
在する。発振出力は端子３から得ている。
入力・差動出力の増幅器で、差動入力の二端子同士を接
続し合っている。そのため帰還路が５，６の２ルート存
在する。発振出力は端子３から得ている。
【０００５】図４・図５において、1-1,1-2,1-3 及び4-
1,4-2,4-3 は共に遅延素子として動作し、入力端子に印
加されたパルス信号を所定値だけ遅延させている。各段
の遅延時間の和の時間、即ち回路段の段数が、発振出力
の周波数の高低と対応している。そのため遅延時間が短
い程、回路段の段数が少ない程、発振周波数は高くな
る。
1,4-2,4-3 は共に遅延素子として動作し、入力端子に印
加されたパルス信号を所定値だけ遅延させている。各段
の遅延時間の和の時間、即ち回路段の段数が、発振出力
の周波数の高低と対応している。そのため遅延時間が短
い程、回路段の段数が少ない程、発振周波数は高くな
る。
【０００６】
【発明が解決しようとする課題】図４・図５の構成にお
いて、回路構成を変更せずに発振周波数を高くするため
には、遅延時間を短縮させる必要があり、そのとき図４
の回路では特に消費電流を大にする必要が生じた。イン
バータ回路の全電流を全体的に多量に流すように処理し
ていた。または縦続接続段の段数を小とする必要がある
が、最小接続段数が３であるため、それより小とするこ
とは出来ない。
いて、回路構成を変更せずに発振周波数を高くするため
には、遅延時間を短縮させる必要があり、そのとき図４
の回路では特に消費電流を大にする必要が生じた。イン
バータ回路の全電流を全体的に多量に流すように処理し
ていた。または縦続接続段の段数を小とする必要がある
が、最小接続段数が３であるため、それより小とするこ
とは出来ない。
【０００７】本発明の目的は前述の欠点を改善し、発振
回路構成段数を変えずに、且つ発振ループ回路の周波数
を上昇させずに、発振周波数を奇数倍に高くすることの
できる発振回路を提供することにある。
回路構成段数を変えずに、且つ発振ループ回路の周波数
を上昇させずに、発振周波数を奇数倍に高くすることの
できる発振回路を提供することにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、３は発振器の出力端
子、4-1,4-2,4-3 は差動入力・差動出力の増幅器、５，
６は２ルートの帰還路、7-1 〜7-4 は論理演算回路、８
は合成回路を示す。
を示す図である。図１において、３は発振器の出力端
子、4-1,4-2,4-3 は差動入力・差動出力の増幅器、５，
６は２ルートの帰還路、7-1 〜7-4 は論理演算回路、８
は合成回路を示す。
【０００９】複数段の遅延回路を縦続接続し、終段出力
を初段入力へ帰還して構成した発振回路において、本発
明は下記の構成としている。即ち、前記遅延回路を差動
入力・差動出力段により構成して、前記各段の出力信号
波形について通常出力と反転出力とを各別に取り出し、
前記各出力が印加されて演算される論理演算回路と、各
論理演算回路出力の合成回路とを具備し、前記合成回路
出力を発振回路出力とすることを特徴としている。
を初段入力へ帰還して構成した発振回路において、本発
明は下記の構成としている。即ち、前記遅延回路を差動
入力・差動出力段により構成して、前記各段の出力信号
波形について通常出力と反転出力とを各別に取り出し、
前記各出力が印加されて演算される論理演算回路と、各
論理演算回路出力の合成回路とを具備し、前記合成回路
出力を発振回路出力とすることを特徴としている。
【００１０】
【作用】図１に示すように、各回路4-1,4-2,4-3 は差動
入力・差動出力の構成とし、各回路段の出力信号波形に
ついて、通常出力と反転出力とを各別に論理演算回路7-
1,7-2,7-3 に印加する。次に各論理演算回路7-1 〜7-3
の出力を合成回路８に印加し、合成回路８の出力を端子
３に取り出して、発振回路の出力とする。各回路段の出
力波形は同一で、位相が異なるのみであるから、発振回
路を構成することが容易であり、発振回路出力は原波形
の奇数倍の周波数となっている。
入力・差動出力の構成とし、各回路段の出力信号波形に
ついて、通常出力と反転出力とを各別に論理演算回路7-
1,7-2,7-3 に印加する。次に各論理演算回路7-1 〜7-3
の出力を合成回路８に印加し、合成回路８の出力を端子
３に取り出して、発振回路の出力とする。各回路段の出
力波形は同一で、位相が異なるのみであるから、発振回
路を構成することが容易であり、発振回路出力は原波形
の奇数倍の周波数となっている。
【００１１】
【実施例】図２は本発明の実施例の構成を示す図で、論
理演算回路7-1 〜7-3 はアンド回路で、合成回路８はオ
ア回路で構成している。各アンド回路には遅延回路とし
て動作する各段の出力について、一方の出力と、反転出
力とを組合せて印加している。即ち、アンド回路7-1 に
は第１段4-1 の一方の出力Ａと第２段4-2 の反転出力Ｂ
とが、アンド回路7-2 には第２段4-2 の反転出力Ｂと第
３段4-3 の一方の出力Ｃとが、アンド回路7-3 には第３
段（最終段）4-3 の一方の出力Ｃと、第１段4-1 の出力
Ａとが、それぞれ印加されている。
理演算回路7-1 〜7-3 はアンド回路で、合成回路８はオ
ア回路で構成している。各アンド回路には遅延回路とし
て動作する各段の出力について、一方の出力と、反転出
力とを組合せて印加している。即ち、アンド回路7-1 に
は第１段4-1 の一方の出力Ａと第２段4-2 の反転出力Ｂ
とが、アンド回路7-2 には第２段4-2 の反転出力Ｂと第
３段4-3 の一方の出力Ｃとが、アンド回路7-3 には第３
段（最終段）4-3 の一方の出力Ｃと、第１段4-1 の出力
Ａとが、それぞれ印加されている。
【００１２】図３は図２の各部の波形図を示している。
図３において第１段4-1 の出力をＡ、第２段4-2 の出力
をＢ、第３段4-3 の出力をＣと表し、またアンド回路の
動作波形を示す各図の左方の括弧内には対応するアンド
回路の番号を示している。各アンド回路の出力波形につ
いて合成すると最下段の出力３の波形が得られる。即
ち、図２の回路により、図３の出力３に示すように３倍
の周波数が得られる。
図３において第１段4-1 の出力をＡ、第２段4-2 の出力
をＢ、第３段4-3 の出力をＣと表し、またアンド回路の
動作波形を示す各図の左方の括弧内には対応するアンド
回路の番号を示している。各アンド回路の出力波形につ
いて合成すると最下段の出力３の波形が得られる。即
ち、図２の回路により、図３の出力３に示すように３倍
の周波数が得られる。
【００１３】本発明によれば差動入力・差出力段を、３
以上の奇数個を縦続接続して構成することが出来る。そ
のとき論理演算回路を対応して増設すれば、より高い周
波数の波形を得ることが容易に出来る。
以上の奇数個を縦続接続して構成することが出来る。そ
のとき論理演算回路を対応して増設すれば、より高い周
波数の波形を得ることが容易に出来る。
【００１４】
【発明の効果】このようにして本発明によると、差動入
力・差動出力段を使用した正負対称な波形について論理
演算を行うため、基準発振周波数に対し奇数倍の高周波
信号が綺麗な波形で得られる効果を有する。また高周波
数の信号を得るとき、消費電力が殆ど変化しない。
力・差動出力段を使用した正負対称な波形について論理
演算を行うため、基準発振周波数に対し奇数倍の高周波
信号が綺麗な波形で得られる効果を有する。また高周波
数の信号を得るとき、消費電力が殆ど変化しない。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例の構成を示す図である。
【図３】図２の各部の波形を示す図である。
【図４】従来のインバータ使用のリング発振器の構成を
示す図である。
示す図である。
【図５】従来の差動入力・差動出力段を使用する発振回
路の構成を示す図である。
路の構成を示す図である。
4-1,4-2,4-3 差動入力・差動出力段 ５，６ 帰還路 7-1,7-2,7-3 論理演算回路 ８ 合成回路
Claims (2)
- 【請求項１】 複数段の遅延回路を縦続接続し、終段出
力を初段入力へ帰還して構成した発振回路において、 前記遅延回路を差動入力・差動出力段(4-1)(4-2)(4-3)
─により構成し、 前記各段の出力信号波形について、通常出力と反転出力
とを各別に取り出し、 前記各出力が印加されて演算される論理演算回路(7-1)
(7-2)(7-3) ─と、各論理演算回路出力の合成回路(8)
とを具備し、 前記合成回路(8) 出力を発振回路出力とすることを特徴
とする発振回路。 - 【請求項２】 請求項１記載の論理演算回路は、或る段
の一方の出力と次段の反転出力とを論理演算する回路
と、次段の反転出力と更にその次段の一方の出力とを論
理演算する回路と、上記演算を次段へ繰り返し実行する
回路と、最終段の一方の出力と初段の一方の出力とを論
理演算する回路とで構成することを特徴とする発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241417A JPH0583089A (ja) | 1991-09-20 | 1991-09-20 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241417A JPH0583089A (ja) | 1991-09-20 | 1991-09-20 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583089A true JPH0583089A (ja) | 1993-04-02 |
Family
ID=17073986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241417A Withdrawn JPH0583089A (ja) | 1991-09-20 | 1991-09-20 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583089A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076849A (ja) * | 2000-09-05 | 2002-03-15 | Asahi Kasei Microsystems Kk | 発振器 |
| JP2003500969A (ja) * | 1999-05-19 | 2003-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 遠隔通信ｉｃ用の多周波数低電力発振器 |
| JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
| JP2009021870A (ja) * | 2007-07-12 | 2009-01-29 | Sony Corp | 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法 |
| US7920002B2 (en) | 2007-06-20 | 2011-04-05 | Panasonic Corporation | Pulse synthesis circuit |
-
1991
- 1991-09-20 JP JP3241417A patent/JPH0583089A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003500969A (ja) * | 1999-05-19 | 2003-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 遠隔通信ｉｃ用の多周波数低電力発振器 |
| JP2002076849A (ja) * | 2000-09-05 | 2002-03-15 | Asahi Kasei Microsystems Kk | 発振器 |
| JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
| US7920002B2 (en) | 2007-06-20 | 2011-04-05 | Panasonic Corporation | Pulse synthesis circuit |
| JP2009021870A (ja) * | 2007-07-12 | 2009-01-29 | Sony Corp | 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |