JPH0358619A - エミッタフォロワ回路 - Google Patents

エミッタフォロワ回路

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JPH0358619A
JPH0358619A JP1194774A JP19477489A JPH0358619A JP H0358619 A JPH0358619 A JP H0358619A JP 1194774 A JP1194774 A JP 1194774A JP 19477489 A JP19477489 A JP 19477489A JP H0358619 A JPH0358619 A JP H0358619A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はエミッタフォロワ回路に関し、特に負荷容量に
よる遅延時間を改善し動作速度を早めたエミッタフォロ
ワ回路に関する。
［従来の技術コ 従来、テシタル論理回路で高速動作が可能な回路として
エミッタ結合型論理回路：ＥＣＬかよく知られでいる。
ＥＣＬは負荷駆動能力を高めるためエミッタフォロワ回
路を出力手段として有する。
エミッタフォロワ回路はエミッタフォロワｌ・ランシス
タと終端抵抗により接地電位と負の電源電位：ＶＥＥ（
通常−４．５Ｖまたは−５．２Ｖ）との間に構成される
場合が一般的であったが、近年消費電力削減を目的とし
て接地電位と第２の負の電源電位：ＶＴ（通常−２■）
との間に構威される場合が多くなってきた。特に、高集
積ＥＣＬ論理回路においてこの傾向が著しい。
第４図に従来のエミッタフォロワ回路を出力手段として
有するＥＣＬの回路図を示す。Ｑｌｌ，Ｑ１２は互いに
エミッタ結合したカレントスイッチトランジスタであり
、Ｑｌｌのベースは入力端子：　ＩＮに接続し、Ｑｌ２
のベースは基準電位：ＶＲ１に接続して差動動作する。
両カレントスイッチトランジスタのエミッタ結合部と第
１の負の電源電位：ＶＥＥとの間に定電流源：　　ＩＣ
ＳＩＩが接続され、本定電流は入力信号に応じてカレン
トスイッチ｝・ランジスタにより分流される。この電流
により接地電位との間に接続する：１１ノクタ負荷抵抗
：Ｒ１２に電位降下か生し、この信号か接地電位と第２
の負の電源電位：■Ｔとの間にエミッタフォロワトラン
ジスタ：Ｑ１と終端抵抗：Ｒ１３により構成されたエミ
ッタフォロワ回路により出力される回路構成を有する。
次に本従来例の動作について説明する。
入力端子に基準電位：ＶＲ１より高電位のＨＩレヘル信
号が入力するとき、ＱｌｌはＯＮ状態、Ｑ］．２はＯＦ
Ｆ状態となり定電流：　　ＩＣＳＩＩは抵抗：Ｒ１１に
流れる。このためエミッタフォロワ出力にはＨｌレベル
出力信号：ＶＯ｝１が出力され、その値は（１）式で表
すことができる。
ＶＯＨ＝−ＲＩ２−　ＩＢＩＩ（Ｑｌ）−ＶＦ（Ｑｌ．
）ＲＩ２・ＶＴ−Ｒｌ３−ｈｆｅ−ＶＦ（０１）Ｒ１３
・ｈｆｅ＋Ｒ１２ Ｒｌ３・ｈｆｅ ここて、ＶＦ（Ｑｌ）：　　ｈランジスタ：Ｑ１の順方
向動作電圧、ＴＢＨ（Ｑｌ）：　　トランジスタ：Ｑ１
のベース電流、Ｑ１の増幅率をｈ．　ｆ　ｅとすると（
２）式で表すことができる。
逆に、入力端子にＬ○レベル信号が入力するとき、Ｑｌ
ｌはＯＦＦ状態、Ｑ１２はＯＮ状態となり定電流：ＩＣ
ＳＩ１は抵抗：Ｒ１２に流れる。このためエミツタフォ
ロワ出力にはＬＯレベルの出力信号：ＶＯＬが出力され
、その値は（３）式で表すことができる。
ＶＯＬ＝−Ｒ１２（ＩｃｓＩｌ＋ｌＢＬ（Ｑｌ））−Ｖ
Ｆ（Ｑｌ）−Ｒ１２・Ｒ］３・ｈｆｅ・ｌｃｓ１１＋Ｒ
１２◆ＶＴ−Ｒ１３・ｈｆｅ・ＶＦ（Ｑｌ）Ｒ１３・ｈ
ｆｅ＋Ｒ１２ ここて、ＩＢＬ（Ｑｌ）：　｝ランジスタ：Ｑｌのベー
ス電流で、（０式で表すことができる。
出力信号かＬＯからＨＩに変化する過渡時においては、
負荷容量：ＣＬを充電する電流と終端抵抗：Ｒ１３に流
れる電流をエミッタフォロワトランジスタ：Ｑｌが供給
する。出力信号Ｈ　ＩからＬＯに変化する過渡時におい
ては、エミッタフォロワトランジスタ：Ｑ１が一時的に
ＯＦＦＬ／、負荷容量に充電された電荷が抵抗：Ｒ１３
を通して放電される。
［発明が解決しようとする問題点］ 上述した従来のエミッタフォロワ回路は、出力信号がＨ
ＩからＬＯに変化する時に遅延時間が負荷容量値と終端
抵抗値の時定数で決定され、負荷容量に応して遅延時間
が非常に増大するという欠点がある。従来のエミッタフ
ォロワ回路において遅延時間を改善するため終端抵抗値
を小さくすると、出力信号ＨＩ時に終端抵抗に流れる電
流が増大し、Ｈｌ信号レベルが低下し、ノイズマージン
が悪化するという欠点がある。
さらに、第４図の回路において、Ｒ　１２＝　２　ＫΩ
、Ｒ　１３＝　４　ＫΩ、Ｖ丁＝−２■、ｈｆｅ＝７０
、ＶＦ（Ｑｌ）＝０．７５Ｖにて構成したと仮定すると
、Ｅ｛　Ｉ出力レベルは（１）式よりＶＯＨ＝−０．　
　７６４．Ｖとなる。負荷容量による遅延時間を改善す
るために終端抵抗：Ｒ］３を２ＫΩとずると、ＶＯＨ＝
−０．７７９Ｖとなり１５ｍＶノイズマーシンか悪化す
るという欠点もあった。
［発明の従来技術に対する相違点］ 上述した従来のエミッタフォロワ回路に対し、本発明は
ノイズマージンを減少させることなく、出力信号ＨＩか
らＬＯの変化時の遅延時間を減少させることができると
いう相違点を有する。特に負荷容量増大時の遅延時間の
改善の度合が著しいという相違点を有する。
［問題点を解決するための手段］ 本願第１発明の要旨は、接地電位と第１の負の電源電圧
との間に設けられた電流切換型論理回路の一方の出力に
ベースが接続するエミッタフォロワＩ・ランシスタと、
コレクタか接地電位に接続しベースか前記電流切換型論
理回跨の他方の出力に接続する第１のトランジスタと、
コＩノクタが前記エミッタフォロワトランジスタのエミ
ッタと共通に出力端子に接続しベースか前記第１のトラ
ンシスタのエミッタに接続しエミッタが第２の負の電源
電位に接続する第２のトランジスタと、アノードが前記
第１のトランジスタのベースに接続しカソードが前記出
力端子に接続する第１のダイオードとにより構成される
ことである。
前記第１のトランジスタのエミッタおよび前記第２のト
ランシスタのベースとの共通接続部と前記第１の負の電
源電位との間に第１の定電流源を接続してもよく、前記
第１のトランジスタのエミッタおよび前記第２のトラン
ジスタのベースとの共通接続部と前記第１の負の電源電
位との間に第１の抵抗を接続してもよい。
また、前記第１のトランジスタのエミッタおよび前記第
２のトランジスタのベースとの共通接続部と前記第２の
負の電孫電圧との間に第２の抵抗を接続してもよい。
また本願第２発明の要旨は、ペースが前記電流切換型論
理回路の入力端子と接続する第３のトランジスタと第３
の抵抗により接地電位と第１の負の電源電位の間ここ構
成される入力のエミッタフォロワ回路と、コＩノクタが
前記第１のトランジスタのエミッタおよび前記第２のト
ランジスタのベースとの共通接続部と接続しペースが前
記入力のエミッタフォロワ回路の出力に接続する第４の
トランジスタとコレクタが接地電位に接続しペースが第
２の基準電位に接続する第５のトランジスタにより構成
される一対のエミツタ結合した差動回路と、該差動回路
の共通エミッタ接続部と前記第１の負の電源電位どの間
に第２の定電流源を接続したことてある。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明のエミッタフォロワ回路の特徴を最も良
く表し・た図てあり、第２図は本発明の第１の実施例で
あるエミッタフォロワ回路を有するＥＣＬの回路図であ
る。
まず回路構成について説明する。第２図においてＱｌｌ
，　　Ｑ１２は各々入力端子側と基；＄電位側のカレン
トスイッチ１・ランシスタてあり、各々のコレクタと＃
Ｈｉｔｊ２電位二ＧＮＤとの間にそれそれコレクタ負荷
抵抗：　Ｒｌｌ，　　ＲＩ２が接続する。ＱＩＬ　　Ｑ
１２のエミッタ共通接続部と第１の負の電源電位：ＶＥ
Ｅとの間に定電流源：ＩＣＳ１１が接続される。以上の
接続Ｃこて電流切換型論理回路が構成される。
第１図のエミッタフォロワ回路は電流切換型論理回路の
入力信号と同相あるいは逆相の信号を出力すべく接続す
ることが可能であるか、第２図は同相の信号を出力すべ
く接続した実施例である。すなわち、エミッタフォロワ
トランジスタ：Ｑ１のベースがコレクタ負荷抵抗：Ｒｌ
２と基準電位側のカレントスイッチトランジスタ：Ｑ１
２のコレクタとの接続点に接続されている。第１のトラ
ンジスタ：Ｑ２はエミッタフォロワトランジスタ：Ｑ１
と逆１０ 相の信号を得るため、ベースがコレクタ負荷抵抗：Ｒ１
１と入力側力レンｌ・スイッチトランシスタ：Ｑｌｌの
コレクタとの接続点に接続される。第１のトランジスタ
のエミ・ンタは第２のトランシスタニＱ３のベースに接
続ざれ、さらに第２図の実施例ではＱ３のＯＦＦ動作を
早めるためＶＥＥに接続する定電流源：ＩＣＳ１とも接
続される。Ｑ３は出力端子：　ＯＵＴと第２の負の電源
電位：ＶＴとの間に接続され負荷容量に充電された電荷
の放電経路の機能を有する。この放電電流は出力信号が
Ｈ１からＬＯに変化する時に流れるが、アノードがＱｌ
ｌのコレクタおよびＱ２のベースに共通接続しカソート
がＱ１のエミッタ及びＱ３のコレクタ及び出力端子に共
通接続する第１のダイオーＦ’：Ｄ１がＯＮ状態となっ
た時に放電を完了しＬ○レベルで安定する。
次に本実施例のエミッタフォロワ回路の動作を説明する
。差動論理回路の入力端子：　ＩＮにＨＩレペルの信号
が入力されている場合には、ＱｌｌはＯＮ，　　Ｑ１２
はＯＦＦ状態となる。このため定電流：ＩＣＳ１１はＲ
ｌｌに流れ−ＩＣＳＩＩ・Ｒｌｌの電位降下−Ｉ＋− を生しる。この時、Ｑ３のベースエミッタ問定圧：ＶＢ
Ｅ（Ｑ３）は（５）式で表すことがてきる。
ＶＢＥ（Ｑ３）＝−　１ｃｓＩＩ−Ｒｌｌ−ＶＦ（Ｑ２
）一’Ｔ”・・・””・・（５）ＩＣＳ＝０．３ｍＡ，
ＲＩＩ＝２ＫΩ，ＶＴ＝−２Ｖとすると、 ＶＢＥ（Ｑ３）＝０．６５Ｖ ＜ＶＦ（Ｑ３）＝０．７５Ｖ・・・◆・・・・・・・・
・・・・・・・・・（６）（ＶＦ（Ｑ２），ＶＦ（Ｑ３
）はそれそれトランシスタ：Ｑ２，Ｑ３の順方向動作電
圧で０．７５Ｖ）となり、トランジスタ：Ｑ３はＯＦＦ
状態となる。このためＱ１には負荷ゲートのベース電流
のみが流れるＯＮ状態となり、ＤｉはＯＦＦ状態となる
。このＨＩ出力レヘルはエミッタフォロワトランジスタ
：Ｑ１に負荷ゲートのベース電流しか流れないため従来
の終端抵抗のごとくノイズマージンが悪化することはな
い。逆に差動論理回路の入力端子：　■ＮにＬＯレベル
の信号が入力されている場合には、ＱｌｌはＯＦＦ，Ｑ
１２はＯＮ状態となる。この時、Ｑ３，ＤＩはＯＮ状態
となり、ＲＩＬ　　ＤＩ，Ｑ３に（７）式で表す電流：
ＩＣ（Ｑ３）が流れる。
−１２− またＬＯレヘル出力電圧：　ＶＯＬは（８）式で表すこ
とができる。
ＶＯＩ、＝ＶＴ＋ＶＦ（Ｑ３）＋ＶＦ（Ｑ２）−ＶＦ（
ＤＩ）た−１．２５Ｖ　　　　　　　　　　　　　　　
　　（８）（ＶＦ（ＤＩ）はタイオード：Ｄｌの順方向
動作電圧で０．７５Ｖ） さらにエミッタフォロワトランジスタ：Ｑ１のベースエ
ミッタ間電圧：ＶＢＥ（Ｑｌ）は、ＶＢＥ（Ｑｌ）＝−
　１ｃｓＩＩ−Ｒ１２−ＶＯＬた０．６５Ｖ ＜　ＶＦ（Ｑｌ）＝０．７５・・・・◆・●・・・・・
・・・・・・・・・（９）（ＶＦ（Ｑｌ）はトランジス
タ：Ｑ１の順方向動作電圧）となり、ＱｌはＯＦＦ状態
となる。
出力信号ＨＩからＬ　Ｏの過渡時の動作について説明す
る。入力信号がＨＩからＬＯに変化することによりＱｌ
ｌはＯＮからＯＦＦ状態となり、Ｑ２のベース電位は抵
抗：Ｒ１１と寄生容量による時定数に従い上昇する。こ
のためＱ３はＯＮ状態となり負−ｌ３− 荷容量に充電されていた電荷を急速に放電する。
この状態は出力がＨＩからＬＯに変化し・タイオー｝”
：ＤｉかＯＮ状態となりＱ２のベース電位の上昇が停止
するまで続く。ダイオード：Ｄ１がＯＮ状態となること
で負荷容量の放電は完了しＬ○レヘルに安定する。
なお本実施例に用いている定電流源：ＩＣＳ１に代えて
抵抗をＶＥＥ２はＶＴに接続しても同様の動作を得るこ
とができる。
第３図は本発明の第２の実施例であるエミッタフォロワ
回路を有するＥＣＬの回路図である。接地電位：　ＧＮ
Ｄと第１の負の電源電位：　ＶＥＥとの間に第３のトラ
ンジスタ：Ｑ４と第３の抵抗：Ｒｌにより構成され電流
切換型論理回路の入力と同一信号が入力する入力のエミ
ッタフォロヮ回路と、この入力のエミッタフォロワの出
力信号と第１の基準電位：ＶＲ１より低電位である第２
の基準電位：ＶＲ２との間で動作する第４および第５の
トランジスタ：　Ｑ５，Ｑ６により構成ざれる一対のエ
ミッタ結合した差動回路により、トランジスタ：Ｑ３の
−１４− 夕一ンオフ機能を高めた回路構成をとる。この実施例で
は入力端子にＨｌレヘル信号が入力するとＱ５かＯＮ状
態となり、出力かＬＯからＨ　Ｉに変化する際のＱ３の
ＯＦＦ動作が高速化するため、第１の実施例に比べ出力
ＬＯからＨＩ時の遅延時間が改善する利点がある。
以上説明した実施例はすべてバッファ回路であるが、イ
ンバータ回路においても本発明のエミッタフォロワ回路
が使用できる。
第５図，第６図，第７図にそれそれ第２図，第３図，第
４図の回路における遅延時間の負荷容量依存性をシミュ
レーションごこより求めたグラフを第８Ａ図，第８Ｂ図
，第９Ａ図，第９Ｂ図，第１０Ａ図２　第１０Ｂ図に同
様に出力波形の負荷容量依存性のシミュレーション結果
のグラフを掲載する。シミュレーションに用いた定数は
下記の通りである。
Ｒ　１１＝　Ｒ　１２＝　２　ＫΩ、 Ｒ１＝１６ＫΩ、 Ｒｌ３＝４．ＫΩ、 ー１５ー Ｉ　ＣＳＩ＝　　Ｉ　ＣＳ２＝　　Ｉ　ＣＳｌｌ＝　０
．　　３　ｍＡ、ＶＥＥ＝−４．．　　５Ｖ， ＶＴ二−２■。
［発明の効果］ 以上説明したように本発明は、従来のエミッタフォロワ
回路の終端抵抗に代えて、エミッタフォロワ回路の入力
信号とは逆相の信号により動作し出力信号がＬＯ状態並
びにＨｌからＬＯへ移行する状態においてＯＮ状態とな
るトランジスタを出力端子と第２の負の電源電圧の間に
接続することで、出力信号がＨＩからＬＯに変化すると
きの負荷容量に充電された電荷の放電路を形成し遅延時
間を短縮できる効果がある。かつ出力信号がＨ　Ｉ状態
時には上記トランジスタはＯＦＦ状態となっているため
ノイズマージンの減少を防止できる効果がある。
【図面の簡単な説明】
第１図は本発明の特徴を示すエミッタフォロワ−１６ 回路の回路図、第２図は本発明の第一の実施例であるエ
ミッタフォロワ回路を有するＥＣＬの回路図、第３図は
本発明の第２の実施例であるエミッタフォロワ回路を有
するＥＣＬの回路図、第４図は従来のエミッタフォロワ
回路を有するＥＣＬの回路図、第５図，第６図，第７図
はそれぞれ第２図，第３図，第４図の回路において遅延
時間の負か容量依存性をシミュレーションにより求めた
結果のグラフ、第８Ａ図，第８Ｂ図，第９Ａ図，第９Ｂ
図，第１０Ａ図，第１０Ｂ図はそれぞれ第２図，第３図
，第４図の回路において出力波形の負荷容量依存性のシ
ミュレーション結果のグラフである。 Ｑｌ　　・ Ｒｌ　　・ ＶＲＩ・ Ｑ２　・ Ｑ５　・ Ｑ６　・ ・エミッタフォロワトランジスタ、 ・第３の抵抗、 ・第１の基準電圧、 ・第１のトランジスタ、 ・第４のトランジスタ、 ・第５のトランジスタ、 −１７− ＶＲ２・　・　・　・ Ｑ３　・　・　・　・ Ｉ　ＣＳ２　　・　・　・ ＩＮ　　・　・　・　・ Ｄ１　・　・　・　・ ＧＮＤ　　・　・　・ ＯＵＴ　　・　・　・ ＩＣＳＩ　　・　・　・ ＶＥＥ　　◆　・　・ ＱＩＬ　　Ｑ　１２・ Ｑ４　・　・　・　・ ＶＴ　　・　・　・　・ Ｒｌｌ，　　Ｒ１２・ ＣＩ、　◆　◆　・　・ Ｒ１３●　◆　・　・ ＩＣＳＩＩ◆　・　・ ・第２の基準電圧、 ・第２のトランジスタ、 ・第２の定電流源、 ・入力端子、 ・第１のダイオート、 ・接地電位、 ・出力端子、 ・第１の定電流源、 ・第１の負の電源電位、 ・カレントスイッチトランジスタ、 ◆第３のトランジスタ、 ・第２の負の電源電位、 ・コレクタ負荷抵抗、 ・負荷容量、 ・エミッタフォロワ終端抵抗、 ・定電流源。

Claims (2)

    【特許請求の範囲】
  1. （１）接地電位と第１の負の電源電圧との間に設けられ
    た電流切換型論理回路の一方の出力にベースが接続する
    エミッタフォロワトランジスタと、コレクタが接地電位
    に接続しベースが前記電流切換型論理回路の他方の出力
    に接続する第１のトランジスタと、コレクタが前記エミ
    ッタフォロワトランジスタのエミッタと共通に出力端子
    に接続しベースが前記第１のトランジスタのエミッタに
    接続しエミッタが第２の負の電源電位に接続する第２の
    トランジスタと、アノードが前記第１のトランジスタの
    ベースに接続しカソードが前記出力端子に接続する第１
    のダイオードとにより構成されることを特徴とするエミ
    ッタフォロワ回路。
  2. （２）ベースが前記電流切換型論理回路の入力端子と接
    続する第３のトランジスタと第３の抵抗により接地電位
    と第１の負の電源電位の間に構成される入力のエミッタ
    フォロワ回路と、コレクタが前記第１のトランジスタの
    エミッタおよび前記第２のトランジスタのベースとの共
    通接続部と接続しベースが前記入力のエミッタフォロワ
    回路の出力に接続する第４のトランジスタとコレクタが
    接地電位に接続しベースが第２の基準電位に接続する第
    ５のトランジスタにより構成される一対のエミッタ結合
    した差動回路と、該差動回路の共通エミッタ接続部と前
    記第１の負の電源電位との間に第２の定電流源を接続し
    たことを特徴とする特許請求範囲第１項のエミッタフォ
    ロワ回路。
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