JPH0666679B2 - Ｅｃｌ論理回路 - Google Patents

Ｅｃｌ論理回路

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JPH0666679B2
JPH0666679B2 JP2021557A JP2155790A JPH0666679B2 JP H0666679 B2 JPH0666679 B2 JP H0666679B2 JP 2021557 A JP2021557 A JP 2021557A JP 2155790 A JP2155790 A JP 2155790A JP H0666679 B2 JPH0666679 B2 JP H0666679B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はECL（Emitter Coupled Logic）論理回路の
改良に関する。
（従来の技術） 非飽和型論理回路としてECL論理回路が知られている。E
CL論理回路は、エミッタが結合されたトランジスタ差動
対のエミッタ電流を２つのトランジスタのベース電位を
切換えることで論理機能を実現する。このECL論理回路
は、トランジスタのスイッチングを非飽和状態で行える
ため、高速スイッチングが可能である。
第２図は従来のECL論理回路の構成を示す回路図であ
り、ECL論理回路によってインバータ回路を構成したも
のである。差動対を構成するNPNトランジスタ21,22の両
エミッタは共通に接続され、定電流源23及び定電流源24
を介して接地電圧VSSに接続されている。上記トランジ
スタ21のベースは入力端子INに接続され、コレクタは抵
抗25を介して接地電圧VSSに接続されている。上記トラ
ンジスタ22のベースと接地電圧VSSとの間には定電圧源2
6が挿入され、このトランジスタ22のコレクタは抵抗27
を介して接地電圧VSSに接続されている。
上記トランジスタ21のコレクタには出力用のNPNトラン
ジスタ28のベースが接続されている。このトランジスタ
28のコレクタは接地電圧VSSに接続され、エミッタは抵
抗29及び定電圧源30を介して接地電圧VSSに接続されて
いる。前記抵抗29の一端とトランジスタ28のエミッタ接
続点は、出力端子OUT1に接続され、この出力端子OUT1に
は、負荷容量31で表す例えば外部回路32の入力端が接続
されている。
上記構成の回路において、出力端子OUT1における出力波
形の立上がりの速度は、負荷容量31へのエミッタホロワ
からの電流の流し込みによって決定される。つまり、出
力用トランジスタ28のベースに流す電流を増大させるこ
とにより、その速度を速めることができる。
一方、出力端子OUT1における出力波形の立上がりの速度
は、負荷容量31の放電速度、すなわち、負荷容量31と抵
抗29で決定される時定数によって規定される。
従って、出力波形の応答速度を速めるためには、抵抗29
の抵抗値を小さくして、時定数を小さくすればよい。し
かしながら、抵抗29の抵抗値を小さくすると、トランジ
スタ28におけるエミッタフォロワの電流が増大し、消費
電力が大きくなる。このため、従来回路では、消費電力
を増大させずに出力の立下がりの速度を高速化すること
ができないものであった。
（発明が解決しようとする課題） このように従来のECL論理回路では、消費電力を増大さ
せずに応答速度を高速化することが困難であるという欠
点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高速動作及び低消費電力を実現でき
るECL論理回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のECL論理回路は、エミッタが結合され差動対
を構成する第１、第２のトランジスタと、前記第１のト
ランジスタのベースに接続された入力端子と、前記第１
のトランジスタのコレクタにベースが接続され、エミッ
タが出力端子に接続された第３のトランジスタと、前記
第２のトランジスタのコレクタにダイオードを介してベ
ースが接続され、コレクタが前記出力端子に接続された
第４のトランジスタと、前記第２のトランジスタの負荷
抵抗素子を分割して決定する所定の電位点と前記出力端
子との間にコレクタ、エミッタ間が挿入接続され、所定
のベース電位でバイアスされる第５のトランジスタで構
成された、前記第４のトランジスタのコレクタ電流に応
じて前記第２のトランジスタのコレクタ電流を制限する
制限回路とを具備していることを特徴としている。
（作 用） この発明では出力の立下がり時において、第４のトラン
ジスタにより瞬時に、出力端子に接続される負荷容量を
放電させる。その後、制限回路の動作によって、出力端
子を直接放電させる第４のトランジスタのコレクタ電流
が制限され、無駄な消費電力を削減する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明に係るECL論理回路の一実施例による
構成を示す回路図であり、ECL論理回路によってインバ
ータ回路を構成したものである。
差動対を構成するNPNトランジスタ1,2の両エミッタは共
通に接続され、定電流源３及び定電圧源４を介して接地
電圧VSSに接続されている。上記トランジスタ１のベー
スは入力端子INが接続され、コレクタは抵抗５を介して
接地電圧VSSに接続されている。上記トランジスタ２の
ベースと接地電圧VSSとの間には定電圧源６が挿入され
ている。このトランジスタ２のコレクタは抵抗7,8を直
列に介して接地電圧VSSに接続されている。
上記トランジスタ１のコレクタには出力用のNPNトラン
ジスタ９のベースが接続されている。このトランジスタ
９のコレクタは接地電圧VSSに接続され、エミッタは出
力端子OUTに接続されている。
上記抵抗８と７との接続点には、NPNトランジスタ10の
コレクタが接続されている。このトランジスタ10のエミ
ッタは出力端子OUTに接続され、ベースは定電圧源11を
介して接地電圧VSSに接続されている。
上記トランジスタ２のコレクタには、ダイオード12のア
ノードが接続され、このダイオード12のカソードはNPN
トランジスタ13のベースに接続されている。このトラン
ジスタ13のコレクタは前記出力端子OUTに接続され、エ
ミッタは抵抗14を介してベースに接続されると共に定電
圧源15を介して接地電圧VSSに接続されている。
上記構成において回路の動作を説明する。入力端子INに
立上がりの信号が入力されると、差動対のトランジスタ
１がオン状態となり、トランジスタ２のコレクタの電位
は上昇する。すると、このコレクタ電位に応じてダイオ
ード12に電流が流れてトランジスタ13がオン状態とな
り、このトランジスタ13のコレクタ電位は低下する。従
って、このトランジスタ13のコレクタにエミッタが接続
されたトランジスタ10がオン状態になる。この結果、ト
ランジスタ２のコレクタ電位が低下するので、トランジ
スタ13のベース電位が低下する。よって、出力OUTのレ
ベルは立下がり状態に保持される。
このように動作することにより、トランジスタ13のベー
スには微分パルスが入力されたことになり、瞬間的に大
電流をトランジスタ13のコレクタに流し、定常的にトラ
ンジスタ13のコレクタに大電流を流し続けることはな
い。従って、消費電力を低減することができる。しか
も、出力の立下がり始めはトランジスタ13のオンによ
り、急速に出力端子OUT側の電流を引き始めるため、高
速動作が可能である。
なお、トランジスタ10がオン，オフするタイミングは抵
抗7,8の分割抵抗の値及び定電圧源10によって決定され
る。
［発明の効果］ 以上説明したようにこの発明によれば、高速動作及び低
消費電力が実現されるECL論理回路を提供することが提
供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成の回路図、第２
図は従来のECL回路の構成を示す回路図である。 1,2,9,10,13……NPNトランジスタ、３……定電流源、4,
6,11,15……低電圧源、5,7,8,14……抵抗、12……ダイ
オード。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】エミッタが結合され差動対を構成する第
    １、第２のトランジスタと、 前記第１のトランジスタのベースに接続された入力端子
    と、 前記第１のトランジスタのコレクタにベースが接続さ
    れ、エミッタが出力端子に接続された第３のトランジス
    タと、 前記第２のトランジスタのコレクタにダイオードを介し
    てベースが接続され、コレクタが前記出力端子に接続さ
    れた第４のトランジスタと、 前記第２のトランジスタの負荷抵抗素子を分割して決定
    する所定の電位点と前記出力端子との間にコレクタ、エ
    ミッタ間が挿入接続され、所定のベース電位でバイアス
    される第５のトランジスタで構成された、前記第４のト
    ランジスタのコレクタ電流に応じて前記第２のトランジ
    スタのコレクタ電流を制限する制限回路と を具備したことを特徴とするECL論理回路。
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