JPH0359460B2 - - Google Patents
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- Publication number
- JPH0359460B2 JPH0359460B2 JP60065803A JP6580385A JPH0359460B2 JP H0359460 B2 JPH0359460 B2 JP H0359460B2 JP 60065803 A JP60065803 A JP 60065803A JP 6580385 A JP6580385 A JP 6580385A JP H0359460 B2 JPH0359460 B2 JP H0359460B2
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- JP
- Japan
- Prior art keywords
- channel
- buffer
- load data
- data buffer
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔概要〕
チヤネル制御部とチヤネル部とを有するデータ
処理システムにおいて、チヤネルに対するイニシ
ヤル・マイクロ・プログラム・ローデイング処理
時に、サービス・プロセツサがチヤネル制御部に
対してマイクロ命令をスキヤン・インし、チヤネ
ル部がメモリ・アクセス・パスを使用して当該マ
イクロ命令をフエツチするよう構成し、スキヤ
ン・インの回数を減少しかつ高速度でローデイン
グ処理を実行せしめることが開示されている。
処理システムにおいて、チヤネルに対するイニシ
ヤル・マイクロ・プログラム・ローデイング処理
時に、サービス・プロセツサがチヤネル制御部に
対してマイクロ命令をスキヤン・インし、チヤネ
ル部がメモリ・アクセス・パスを使用して当該マ
イクロ命令をフエツチするよう構成し、スキヤ
ン・インの回数を減少しかつ高速度でローデイン
グ処理を実行せしめることが開示されている。
本発明は、チヤネル・イニシヤル・マイクロ・
プログラム・ローデイング処理方式、特にサービ
ス・プロセツサがチヤネル制御部に対してマイク
ロ命令をスキヤン・インし、各チヤネル部が当該
命令をメモリ・アクセス・パスを使用して受取る
ようにして、処理を高速化したチヤネル・イニシ
ヤル・マイクロ・プログラム・ローデイング処理
方式に関するものである。
プログラム・ローデイング処理方式、特にサービ
ス・プロセツサがチヤネル制御部に対してマイク
ロ命令をスキヤン・インし、各チヤネル部が当該
命令をメモリ・アクセス・パスを使用して受取る
ようにして、処理を高速化したチヤネル・イニシ
ヤル・マイクロ・プログラム・ローデイング処理
方式に関するものである。
従来から、第１図に示す如く、チヤネル制御部
１に対して例えば複数個分チヤネル部２−０，２
−１，……が連繋されるデータ処理システムが知
られている。このようなシステムにおいて、サー
ビス・プロセツサ３が各チヤネル部２−０，２−
１，……に対してイニシヤル・マイクロ・プログ
ラム・ローデイング（以下iMPLと略す）処理を
行なう場合、従来、サービス・プロセツサ３がチ
ヤネル部２−０，２−１，……のひとつひとつを
特定しては、図示のシリヤル・スキヤン・バス８
を介して、マイクロ命令をスキヤン・インするよ
うにしていた。
１に対して例えば複数個分チヤネル部２−０，２
−１，……が連繋されるデータ処理システムが知
られている。このようなシステムにおいて、サー
ビス・プロセツサ３が各チヤネル部２−０，２−
１，……に対してイニシヤル・マイクロ・プログ
ラム・ローデイング（以下iMPLと略す）処理を
行なう場合、従来、サービス・プロセツサ３がチ
ヤネル部２−０，２−１，……のひとつひとつを
特定しては、図示のシリヤル・スキヤン・バス８
を介して、マイクロ命令をスキヤン・インするよ
うにしていた。
従来上記の如き態様でiMPL処理が行なわれて
いた。このために、チヤネル部の個数が大である
場合などにおいては、スキヤン・インの回数が大
となる。また、上記シリヤル・スキヤン・バス８
に代えてパラレル・スキヤン・バスを用意するこ
とも考えられるが、バスの金物量が大となり過ぎ
るために、必らずしも有効な方策ではない。
いた。このために、チヤネル部の個数が大である
場合などにおいては、スキヤン・インの回数が大
となる。また、上記シリヤル・スキヤン・バス８
に代えてパラレル・スキヤン・バスを用意するこ
とも考えられるが、バスの金物量が大となり過ぎ
るために、必らずしも有効な方策ではない。
本発明は、上記の点を解決することを目的とし
ており、チヤネル部２−０，２−１，……のもつ
メモリ・アクセス・パスが高速パスである点に着
目し、iMPL処理を高速度で行なうようにしてい
る。
ており、チヤネル部２−０，２−１，……のもつ
メモリ・アクセス・パスが高速パスである点に着
目し、iMPL処理を高速度で行なうようにしてい
る。
第１図は本発明の原理ブロツク図を示し、図中
の符号１はチヤネル制御部（CHC），２−０，…
…，２−ｎは夫々チヤネル部（CH），３はサー
ビス・プロセツサ、４−ｉは制御メモリ、５−ｉ
はメモリ・データ・バツフア、６−ｉはマイク
ロ・プロセツサ、７はパラレル・スキヤン・バ
ス、８はシリヤル・スキヤン・バス、９はiMPL
モード指示信号線、１０はチヤネル制御バス、１
１はロード・データ・バツフア、MEMは主メモ
リを表わしている。
の符号１はチヤネル制御部（CHC），２−０，…
…，２−ｎは夫々チヤネル部（CH），３はサー
ビス・プロセツサ、４−ｉは制御メモリ、５−ｉ
はメモリ・データ・バツフア、６−ｉはマイク
ロ・プロセツサ、７はパラレル・スキヤン・バ
ス、８はシリヤル・スキヤン・バス、９はiMPL
モード指示信号線、１０はチヤネル制御バス、１
１はロード・データ・バツフア、MEMは主メモ
リを表わしている。
図示ロード・データ・バツフア１１は従来から
主メモリからのロード・データがセツトされるバ
ツフアである。そして各チヤネル部２−０，……
からのメモリ・アクセスに対応して、当該バツフ
ア１１の内部は夫々のチヤネル部におけるメモ
リ・データ・バツフア５−０，……に転送され、
マイクロ・プロセツサ６−０，……によつて取込
まれるようにされる。
主メモリからのロード・データがセツトされるバ
ツフアである。そして各チヤネル部２−０，……
からのメモリ・アクセスに対応して、当該バツフ
ア１１の内部は夫々のチヤネル部におけるメモ
リ・データ・バツフア５−０，……に転送され、
マイクロ・プロセツサ６−０，……によつて取込
まれるようにされる。
本発明の場合には、サービス・プロセツサ３か
ら上記ロード・データ・バツフア１１に対してパ
ラレル・スキヤン・バス７がもうけられている。
（勿論必要に応じてシリヤル・スキヤン・バスで
あつてもよい）。そして、サービス・プロセツサ
３がiMPLモード指示を行なつたとき、チヤネル
制御部１は、上記バス７からのデータをバツフア
１１にセツトするように動作せしめられ、かつチ
ヤネル部２−０，……からのメモリ・アクセスに
対応して主メモリに対してアクセスを行なうこと
なく上記バツフア１１の内容をチヤネル部２−
０，……に転送するように動作せしめられる。
ら上記ロード・データ・バツフア１１に対してパ
ラレル・スキヤン・バス７がもうけられている。
（勿論必要に応じてシリヤル・スキヤン・バスで
あつてもよい）。そして、サービス・プロセツサ
３がiMPLモード指示を行なつたとき、チヤネル
制御部１は、上記バス７からのデータをバツフア
１１にセツトするように動作せしめられ、かつチ
ヤネル部２−０，……からのメモリ・アクセスに
対応して主メモリに対してアクセスを行なうこと
なく上記バツフア１１の内容をチヤネル部２−
０，……に転送するように動作せしめられる。
通常の場合においては、チヤネル部例えば２−
０からのメモリ・アクセスに対応して、チヤネル
制御部１が、主メモリに対してアクセスが行な
い、主メモリからロードされてきたデータをバツ
フア１１に一時保持し、チヤネル部２−０に転送
するようにされる。このことについては、従来と
全く同じである。
０からのメモリ・アクセスに対応して、チヤネル
制御部１が、主メモリに対してアクセスが行な
い、主メモリからロードされてきたデータをバツ
フア１１に一時保持し、チヤネル部２−０に転送
するようにされる。このことについては、従来と
全く同じである。
iMPL処理に当つて、サービス・プロセツサ３
はチヤネル部２−０，……に用意されたブート・
プログラム（BOOT）を起動する。なお、当該
ブート・プログラムは、チヤネル部上の制御メモ
リ４−０，……などに予め用意しておいてもよ
く，、またサービス・プロセツサ３がバス８を介
して制御メモリ４−０，…上にスキヤン・インし
てもよい。
はチヤネル部２−０，……に用意されたブート・
プログラム（BOOT）を起動する。なお、当該
ブート・プログラムは、チヤネル部上の制御メモ
リ４−０，……などに予め用意しておいてもよ
く，、またサービス・プロセツサ３がバス８を介
して制御メモリ４−０，…上にスキヤン・インし
てもよい。
ブート・プログラムは、メモリ・アクセスの形
で、チヤネル制御部１に対してデータ要求を発す
る。サービス・プロセツサ３は、信号線９によつ
てiMPLモード指示を行なうが、あわせてバス７
を介してバツフア１１に対して、制御メモリ・ア
ドレスとマイクロ命令とをスキヤン・インする。
これに応じて、チヤネル制御部１はバツフア１１
の内容をチヤネル部２−０，……に転送する。チ
ヤネル部２−０，……側においては、ブート・プ
ログラムがバツフア５−０，……上にフエツチさ
れてきた制御メモリ・アドレスをもつて、フエツ
チしたマイクロ命令を制御メモリ４−０，……上
に書き、次のデータ要求を発する。以下、サービ
ス・プロセツサが次々とバツフア１１上にスキヤ
ン・インを行なうことによつて、ブート・プログ
ラムが制御メモリ４−０，……上にマイクロ命令
を書込んでゆく。
で、チヤネル制御部１に対してデータ要求を発す
る。サービス・プロセツサ３は、信号線９によつ
てiMPLモード指示を行なうが、あわせてバス７
を介してバツフア１１に対して、制御メモリ・ア
ドレスとマイクロ命令とをスキヤン・インする。
これに応じて、チヤネル制御部１はバツフア１１
の内容をチヤネル部２−０，……に転送する。チ
ヤネル部２−０，……側においては、ブート・プ
ログラムがバツフア５−０，……上にフエツチさ
れてきた制御メモリ・アドレスをもつて、フエツ
チしたマイクロ命令を制御メモリ４−０，……上
に書き、次のデータ要求を発する。以下、サービ
ス・プロセツサが次々とバツフア１１上にスキヤ
ン・インを行なうことによつて、ブート・プログ
ラムが制御メモリ４−０，……上にマイクロ命令
を書込んでゆく。
第２図は本発明の実施例フローチヤートを示し
ている。図示の場合、処理ａにおいてiMPLモー
ドをセツトし、処理ｂにおいてバツフア１１上に
アドレスＮとマイクロ命令とをスキヤン・イン
し、処理ｃにおいてチヤネル部２−０のブート・
プログラムを起動している。
ている。図示の場合、処理ａにおいてiMPLモー
ドをセツトし、処理ｂにおいてバツフア１１上に
アドレスＮとマイクロ命令とをスキヤン・イン
し、処理ｃにおいてチヤネル部２−０のブート・
プログラムを起動している。
チヤネル部側においては、ブート・プログラム
が起動されると、処理ｄにおいて制御メモリ・ア
ドレス・カウンタＭの内容をクリヤし、処理ｅに
おいてデータ・フエツチを行なう。
が起動されると、処理ｄにおいて制御メモリ・ア
ドレス・カウンタＭの内容をクリヤし、処理ｅに
おいてデータ・フエツチを行なう。
このとき、ブート・プログラムは、チヤネル制
御部１側から送られてくる制御メモリ・アドレス
を予測し、（即ち例えばアドレス０，１，……の
順に送られてくることから、次のアドレスを予測
し）、処理ｆ，ｇにおいて、転送されてきたアド
レスが予測した通りのものであるか否かをチエツ
クし、処理ｈにおいて正しいものであつた場合に
転送されてきたマイクロ命令を制御メモリ４−
０，……上に書込む。そして、処理ｉにおいて、
最終アドレスのものが転送されてきたか否かをチ
エツクされ、最終アドレスでなければ処理ｊにお
いて次のアドレスを“Ｍ”から“Ｍ＋１”に更新
する。
御部１側から送られてくる制御メモリ・アドレス
を予測し、（即ち例えばアドレス０，１，……の
順に送られてくることから、次のアドレスを予測
し）、処理ｆ，ｇにおいて、転送されてきたアド
レスが予測した通りのものであるか否かをチエツ
クし、処理ｈにおいて正しいものであつた場合に
転送されてきたマイクロ命令を制御メモリ４−
０，……上に書込む。そして、処理ｉにおいて、
最終アドレスのものが転送されてきたか否かをチ
エツクされ、最終アドレスでなければ処理ｊにお
いて次のアドレスを“Ｍ”から“Ｍ＋１”に更新
する。
上記の如くチヤネル部２−０におけるブート・
プログラムによる処理が行なわれるが、順次図示
処理ｋの如く各チヤネル部２−１，２−２，……
２−ｎのブート・プログラムが起動される。そし
て、各チヤネル部に対して、所望のマイクロ命令
が取込まれると、処理ｌ，ｍによつて、次にスキ
ヤン・インすべき制御メモリ・アドレスとマイク
ロ命令とがバツフア１１にスキヤン・インされ
る。このような処理が、処理ｎに示す如く、最終
アドレスまで続けられる。
プログラムによる処理が行なわれるが、順次図示
処理ｋの如く各チヤネル部２−１，２−２，……
２−ｎのブート・プログラムが起動される。そし
て、各チヤネル部に対して、所望のマイクロ命令
が取込まれると、処理ｌ，ｍによつて、次にスキ
ヤン・インすべき制御メモリ・アドレスとマイク
ロ命令とがバツフア１１にスキヤン・インされ
る。このような処理が、処理ｎに示す如く、最終
アドレスまで続けられる。
上記処理において、iMPL処理がメモリ・アク
セス・パスを介して行なわれることに注目すべき
である。このパスを利用することによつて、第１
図図示のシリヤル・スキヤン・バス８を介して行
なわれる処理にくらべて、きわめて高速化されて
いる。またブート・プログラムを用いてiMPL処
理を行なうようにすることによつて、フエツチさ
れてきたデータについてエラー・チエツクを行な
うことが可能であり（例えば第２図図示処理ｆ，
ｇ参照）、正しくiMPL処理を行なうことが可能
となる。
セス・パスを介して行なわれることに注目すべき
である。このパスを利用することによつて、第１
図図示のシリヤル・スキヤン・バス８を介して行
なわれる処理にくらべて、きわめて高速化されて
いる。またブート・プログラムを用いてiMPL処
理を行なうようにすることによつて、フエツチさ
れてきたデータについてエラー・チエツクを行な
うことが可能であり（例えば第２図図示処理ｆ，
ｇ参照）、正しくiMPL処理を行なうことが可能
となる。
なお、上記説明においてバス７がパラレル・ス
キヤン・バスであるとしたが、シリヤル・スキヤ
ン・バスであつたとしても、従来の処理にくらべ
て高速化されることとなつている。また上記説明
において制御メモリ・アドレスをスキヤン・イン
するとしたが、例えば、各チヤネル部２−０，…
…対応にデータ・バツフア１１が存在しその内容
の有効性についてのフラグを用意されているよう
な場合には、上記制御メモリ・アドレスをスキヤ
ン・インすることを省略することも可能である。
キヤン・バスであるとしたが、シリヤル・スキヤ
ン・バスであつたとしても、従来の処理にくらべ
て高速化されることとなつている。また上記説明
において制御メモリ・アドレスをスキヤン・イン
するとしたが、例えば、各チヤネル部２−０，…
…対応にデータ・バツフア１１が存在しその内容
の有効性についてのフラグを用意されているよう
な場合には、上記制御メモリ・アドレスをスキヤ
ン・インすることを省略することも可能である。
以上説明した如く、本発明によれば、スキヤ
ン・インの回数を減少し、かつiMPL処理を高速
パスを利用して行なうことが可能となる。
ン・インの回数を減少し、かつiMPL処理を高速
パスを利用して行なうことが可能となる。
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例フローチヤートを示す。 図中、１はチヤネル制御部、２はチヤネル部、
３はサービス・プロセツサ、６はマイクロ・プロ
セツサ、１１はロード・データ・バツフアを表わ
す。
発明の実施例フローチヤートを示す。 図中、１はチヤネル制御部、２はチヤネル部、
３はサービス・プロセツサ、６はマイクロ・プロ
セツサ、１１はロード・データ・バツフアを表わ
す。
Claims (1)
- 【特許請求の範囲】 １ 主メモリに対するインタフエースとしてロー
ド・データ・バツフア１１をそなえ、当該ロー
ド・データ・バツフア１１を介して主メモリと交
信を行うチヤネル制御部１と、該チヤネル制御部
１と連繋されてストアド・プログラム処理装置６
−ｉを有するチヤネル部２−ｉとをそなえると共
に、上記チヤネル制御部１との間にデータ転送機
能を有するサービス・プロセツサ３をそなえるデ
ータ処理システムにおいて、 上記チヤネル部２−ｉに対するイニシヤル・マ
イクロ・プログラム・ローデイング処理に当つ
て、上記サービス・プロセツサ３が上記チヤネル
制御部１に対して、上記ロード・データ・バツフ
ア１１上にマイクロ命令をスキヤン・インするよ
う構成すると共に、 上記各チヤネル部２−ｉはブート・プログラム
にもとづいて、ロード・データ・バツフア１１を
利用する形で上記主メモリに対するメモリ・アク
セスを実行するよう構成され、 かつ上記チヤネル制御部１は上記ローデイング
処理時に上記ロード・データ・バツフア１１上に
スキヤン・インされたマイクロ命令を上記チヤネ
ル部２−ｉに対して転送するように構成した ことを特徴とするチヤネル・イニシヤル・マイク
ロ・プログラム・ローデイング処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065803A JPS61246855A (ja) | 1985-03-29 | 1985-03-29 | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065803A JPS61246855A (ja) | 1985-03-29 | 1985-03-29 | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61246855A JPS61246855A (ja) | 1986-11-04 |
| JPH0359460B2 true JPH0359460B2 (ja) | 1991-09-10 |
Family
ID=13297550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065803A Granted JPS61246855A (ja) | 1985-03-29 | 1985-03-29 | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246855A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
-
1985
- 1985-03-29 JP JP60065803A patent/JPS61246855A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61246855A (ja) | 1986-11-04 |
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