JPS61246855A - チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 - Google Patents
チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式Info
- Publication number
- JPS61246855A JPS61246855A JP60065803A JP6580385A JPS61246855A JP S61246855 A JPS61246855 A JP S61246855A JP 60065803 A JP60065803 A JP 60065803A JP 6580385 A JP6580385 A JP 6580385A JP S61246855 A JPS61246855 A JP S61246855A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- buffer
- bus
- service processor
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チャネル制御部とチャネル部とを存するデータ処理シス
テムにおいて、チャネルに対するイニシャル・マイクロ
・プログラム・ローディング処理時に、サービス・プロ
セッサがチャネル制御部に対してマイクロ命令をスキャ
ン・インし、チャネル部がメモリ・アクセス・パスを使
用して当該マイクロ命令をフェッチするよう構成し、ス
キャン・インの回数を減少しかつ高速度でローディング
処理を実行せしめることが開示されている。
テムにおいて、チャネルに対するイニシャル・マイクロ
・プログラム・ローディング処理時に、サービス・プロ
セッサがチャネル制御部に対してマイクロ命令をスキャ
ン・インし、チャネル部がメモリ・アクセス・パスを使
用して当該マイクロ命令をフェッチするよう構成し、ス
キャン・インの回数を減少しかつ高速度でローディング
処理を実行せしめることが開示されている。
本発明は、チャネル・イニシャル・マイクロ・プログラ
ム・ローディング処理方式、特にサービス・プロセッサ
がチャネル制御部に対してマイクロ命令をスキャン・イ
ンし、各チャネル部が当該命令をメモリ・アクセス・バ
スを使用して受取るようにして、処理を高速化したチャ
ネル・イニシャル・マイクロ・プログラム・ローディ、
ング処理方式に関するものである。
ム・ローディング処理方式、特にサービス・プロセッサ
がチャネル制御部に対してマイクロ命令をスキャン・イ
ンし、各チャネル部が当該命令をメモリ・アクセス・バ
スを使用して受取るようにして、処理を高速化したチャ
ネル・イニシャル・マイクロ・プログラム・ローディ、
ング処理方式に関するものである。
従来から、第１図に示す如く、チャネル制御部１に対し
て例えば複数個分チャネル部２−０．２−１．・・・・
・・が連繋されるデータ処理システムが知られている。
て例えば複数個分チャネル部２−０．２−１．・・・・
・・が連繋されるデータ処理システムが知られている。
このようなシステムにおいて、サービス・プロセッサ３
が各チャネル部２−０．２−１、・・・・・・に対して
イニシャル・マイクロ・プログラム・ローディング（以
下ｉ Ｍ Ｐ Ｌと略す）処理を行なう場合、従来、サ
ービス・プロセッサ３がチャネル部２−０．２−１．・
・・・・・のひとつひとつを特定しては１図示のシリャ
ル・スキャン・バス８を介して、マイクロ命令をスキャ
ン・インするようにしていた。
が各チャネル部２−０．２−１、・・・・・・に対して
イニシャル・マイクロ・プログラム・ローディング（以
下ｉ Ｍ Ｐ Ｌと略す）処理を行なう場合、従来、サ
ービス・プロセッサ３がチャネル部２−０．２−１．・
・・・・・のひとつひとつを特定しては１図示のシリャ
ル・スキャン・バス８を介して、マイクロ命令をスキャ
ン・インするようにしていた。
従来上記の如き態様でｉＭＰＬ処理が行なわれていた。
このために、チャネル部の個数が大である場合などにお
いては、スキャン・インの回数が大となる。また、上記
シリャル・スキャン・バス８に代えてパラレル・スキャ
ン・バスを用意することも考えられるが、バスの金物量
が大となり過ぎるために、必らずしも有効な方策ではな
い。
いては、スキャン・インの回数が大となる。また、上記
シリャル・スキャン・バス８に代えてパラレル・スキャ
ン・バスを用意することも考えられるが、バスの金物量
が大となり過ぎるために、必らずしも有効な方策ではな
い。
本発明は、上記の点を解決することを目的としており、
チャネル部２−０． ２−１．・・・・・・のもつメモ
リ・アクセス・バスが高速バスである点に着目し、ｉＭ
ＰＬ処理を高速度で行なうようにしている。
チャネル部２−０． ２−１．・・・・・・のもつメモ
リ・アクセス・バスが高速バスである点に着目し、ｉＭ
ＰＬ処理を高速度で行なうようにしている。
第１図は本発明の原理ブロック図を示し２図中の符号１
はチャネル制御部（ＣＨＣ）、２−０゜・・・・・・、
２−ｎは夫々チャネル部（ＣＨ）、３はサービス・プロ
セッサ、４−ｉは制御メモリ、５−１はメモリ・データ
・バッファ、６−１はマイクロ・プロセッサ、７はパラ
レル・スキャン・バス。
はチャネル制御部（ＣＨＣ）、２−０゜・・・・・・、
２−ｎは夫々チャネル部（ＣＨ）、３はサービス・プロ
セッサ、４−ｉは制御メモリ、５−１はメモリ・データ
・バッファ、６−１はマイクロ・プロセッサ、７はパラ
レル・スキャン・バス。
８はシリャル・スキャン・バス、９はｉＭＰＬモード指
示信号線、１０はチャネル制御バス、１１はロード・デ
ータ・バッファ、ＭＥＭは主メモリを表わしている。
示信号線、１０はチャネル制御バス、１１はロード・デ
ータ・バッファ、ＭＥＭは主メモリを表わしている。
図示ロード・データ・バッファ１１は従来から主メモリ
からのロード・データがセットされるバッファである。
からのロード・データがセットされるバッファである。
そして各チャネル部２−０．・・・・・・からのメモリ
・アクセスに対応して、当該バッファ１１の内部は夫々
のチャネル部におけるメモリ・データ・バッファ５−０
．・・・・・・に転送され、マイクロ・プロセッサ６−
０．・・・・・・によって取込まれるようにされる。
・アクセスに対応して、当該バッファ１１の内部は夫々
のチャネル部におけるメモリ・データ・バッファ５−０
．・・・・・・に転送され、マイクロ・プロセッサ６−
０．・・・・・・によって取込まれるようにされる。
本発明の場合には、サービス・プロセッサ３がら上記ロ
ード・データ・バッファ１１に対してパラレル・スキャ
ン・バス７がもうけられている。
ード・データ・バッファ１１に対してパラレル・スキャ
ン・バス７がもうけられている。
（勿論必要に応じてシリャル・スキャン・バスであって
もよい）。そして、サービス・プロセッサ３がｉＭＰＬ
モード指示を行なったとき、チャネル制御部１は、上記
バス７からのデータをバッファ１１にセットするように
動作せしめられ、かつチャネル部２−Ｏ１・・・・・・
からのメモリ・アクセスに対応して主メモリに対してア
クセスを行なうことなく上記バッファ１１の内容をチャ
ネル部２−〇、・・・・・・に転送するように動作せし
められる。
もよい）。そして、サービス・プロセッサ３がｉＭＰＬ
モード指示を行なったとき、チャネル制御部１は、上記
バス７からのデータをバッファ１１にセットするように
動作せしめられ、かつチャネル部２−Ｏ１・・・・・・
からのメモリ・アクセスに対応して主メモリに対してア
クセスを行なうことなく上記バッファ１１の内容をチャ
ネル部２−〇、・・・・・・に転送するように動作せし
められる。
通常の場合においては、チャネル部例えば２−〇からの
メモリ・アクセスに対応して、チャネル制御部１が、主
メモリに対してアクセスを行ない。
メモリ・アクセスに対応して、チャネル制御部１が、主
メモリに対してアクセスを行ない。
主メモリからロードされてきたデータをバッファ１１に
一時保持し、チャネル部２−０に転送するようにされる
。このことについては、従来と全く同じである。
一時保持し、チャネル部２−０に転送するようにされる
。このことについては、従来と全く同じである。
ｉ Ｍ Ｐ Ｌ処理に当って、サービス・プロセッサ３
はチャネル部２−０．・・・・・・に用意されたブート
・プログラム（ＢＯＯＴ）を起動する。なお、当該ブー
ト・プログラムは、チャネル部上の制御メモリ４−０．
・・・・・・などに予め用意しておいてもよ＜９、また
サービス・プロセッサ３がバス８を介して制御メモリ４
−Ｏｌ・・・・・・上にスキャン・インしてもよい。
はチャネル部２−０．・・・・・・に用意されたブート
・プログラム（ＢＯＯＴ）を起動する。なお、当該ブー
ト・プログラムは、チャネル部上の制御メモリ４−０．
・・・・・・などに予め用意しておいてもよ＜９、また
サービス・プロセッサ３がバス８を介して制御メモリ４
−Ｏｌ・・・・・・上にスキャン・インしてもよい。
ブート・プログラムは、メモリ・アクセスの形で、チャ
ネル制御部ｌに対してデータ要求を発する。サービス・
プロセッサ３は、信号線９によってｉ Ｍ Ｐ Ｌモー
ド指示を行なうが、あわせてバス７を介してバッファ１
１に対して、制御メモリ・アドレスとマイクロ命令とを
スキャン・インする。
ネル制御部ｌに対してデータ要求を発する。サービス・
プロセッサ３は、信号線９によってｉ Ｍ Ｐ Ｌモー
ド指示を行なうが、あわせてバス７を介してバッファ１
１に対して、制御メモリ・アドレスとマイクロ命令とを
スキャン・インする。
これに応じて、チャネル制御部ｌはバッファ１１の内容
をチャネル部２−０．・・・・・・に転送する。チャネ
ル部２−０．・・・・・・側においては、ブート・プロ
グラムがバッファ５−０．・・・・・・上にフェッチさ
れてきた制御メモリ・アドレスをもって、フェッチした
マイクロ命令を制御メモリ４−０．・・・・・・上に書
き２次のデータ要求を発する。以下、サービス・プロセ
ッサが次々とバッファ１１上にスキャン・インを行なう
ことによって、ブート・プログラムが制御メモリ４−０
．・・・・・・上にマイクロ命令を書込んでゆく。
をチャネル部２−０．・・・・・・に転送する。チャネ
ル部２−０．・・・・・・側においては、ブート・プロ
グラムがバッファ５−０．・・・・・・上にフェッチさ
れてきた制御メモリ・アドレスをもって、フェッチした
マイクロ命令を制御メモリ４−０．・・・・・・上に書
き２次のデータ要求を発する。以下、サービス・プロセ
ッサが次々とバッファ１１上にスキャン・インを行なう
ことによって、ブート・プログラムが制御メモリ４−０
．・・・・・・上にマイクロ命令を書込んでゆく。
第２図は本発明の実施例フローチャートを示している。
図示の場合、処理（ａ）においてｉＭＰＬモードをセッ
トし、処理（ｂ）においてバッファ１１上にアドレスＮ
とマイクロ命令とをスキャン・インし、処理（Ｃ）にお
いてチャネル部２−〇のブート・プログラムを起動して
いる。
トし、処理（ｂ）においてバッファ１１上にアドレスＮ
とマイクロ命令とをスキャン・インし、処理（Ｃ）にお
いてチャネル部２−〇のブート・プログラムを起動して
いる。
チャネル部側においては、ブート・プログラムが起動さ
れると、処理（ｄ）において制御メモリ・アドレス・カ
ウンタＭの内容をクリヤし、処理（ｅ）においてデータ
・フェッチを行なう。
れると、処理（ｄ）において制御メモリ・アドレス・カ
ウンタＭの内容をクリヤし、処理（ｅ）においてデータ
・フェッチを行なう。
このとき、ブート・プログラムは、チャネル制御部１側
から送られてくる制御メモリ・アドレスを予測しく即ち
例えばアドレス０，１．・・・・・・の順に送られてく
ることから１次のアドレスを予測し）、処理（ｆ）（ｇ
）において、転送されてきたアドレスが予測した通りの
ものであるか否かをチェックし、処理（ｈ）において正
しいものであった場合に転送されてきたマイクロ命令を
制御メモリ４−０．・・・・・・上に書込む。そして、
処理（ｉ）において、最終アドレスのものが転送されて
きたか否かをチェックされ、最終アドレスでなければ処
理（ｊ）において次のアドレスをＭ”からＭ＋１”に更
新する。
から送られてくる制御メモリ・アドレスを予測しく即ち
例えばアドレス０，１．・・・・・・の順に送られてく
ることから１次のアドレスを予測し）、処理（ｆ）（ｇ
）において、転送されてきたアドレスが予測した通りの
ものであるか否かをチェックし、処理（ｈ）において正
しいものであった場合に転送されてきたマイクロ命令を
制御メモリ４−０．・・・・・・上に書込む。そして、
処理（ｉ）において、最終アドレスのものが転送されて
きたか否かをチェックされ、最終アドレスでなければ処
理（ｊ）において次のアドレスをＭ”からＭ＋１”に更
新する。
上記の如くチャネル部２−０におけるブート・プログラ
ムによる処理が行なわれるが、順次図示処理（ｋ）の如
く各チャネル部２−１．２−２゜・・・・・・、２−ｎ
のブート・プログラムが起動される。
ムによる処理が行なわれるが、順次図示処理（ｋ）の如
く各チャネル部２−１．２−２゜・・・・・・、２−ｎ
のブート・プログラムが起動される。
そして、各チャネル部に対して、所望のマイクロ命令が
取込まれると、処理（１）（ｍ）によって。
取込まれると、処理（１）（ｍ）によって。
次にスキャン・インすべき制御メモリ・アドレスとマイ
クロ命令とがバッファ１１にスキャン・インされる。こ
のような処理が、処理（ｎ）に示す如く、最終アドレス
まで続けられる。
クロ命令とがバッファ１１にスキャン・インされる。こ
のような処理が、処理（ｎ）に示す如く、最終アドレス
まで続けられる。
上記処理において、ｉＭＰＬ処理がメモリ・アクセス・
バスを介して行なわれることに注目すべきである。この
バスを利用することによって、第１図図示のシリャル・
スキャン・バス８を介して行なわれる処理にくらべて、
きわめて高速化されている。またブート・プログラムを
用いてｉＭＰＬ処理を行なうようにすることによって、
フェッチされてきたデータについてエラー・チェックを
行なうことが可能であり（例えば第２図図示処理（ｆ）
（ｇ）参照）、正しくｉＭＰＬ処理を行なうことが可能
となる。
バスを介して行なわれることに注目すべきである。この
バスを利用することによって、第１図図示のシリャル・
スキャン・バス８を介して行なわれる処理にくらべて、
きわめて高速化されている。またブート・プログラムを
用いてｉＭＰＬ処理を行なうようにすることによって、
フェッチされてきたデータについてエラー・チェックを
行なうことが可能であり（例えば第２図図示処理（ｆ）
（ｇ）参照）、正しくｉＭＰＬ処理を行なうことが可能
となる。
なお、上記説明においてバス７がパラレル・スキャン・
バスであるとしたが、シリャル・スキャン・バスであっ
たとしても、従来の、処理にくらべて高速化されること
となっている。また上記説明において制御メモリ・アド
レスをスキャン・インするとしたが２例えば、各チャネ
ル部２−０．・・・・・・対応にデータ・バッファ１１
が存在しその内容の有効性についてのフラグを用意され
ているような場合には、上記制御メモリ・アドレスをス
キャン・インすることを省略することも可能である。
バスであるとしたが、シリャル・スキャン・バスであっ
たとしても、従来の、処理にくらべて高速化されること
となっている。また上記説明において制御メモリ・アド
レスをスキャン・インするとしたが２例えば、各チャネ
ル部２−０．・・・・・・対応にデータ・バッファ１１
が存在しその内容の有効性についてのフラグを用意され
ているような場合には、上記制御メモリ・アドレスをス
キャン・インすることを省略することも可能である。
以上説明した如く２本発明によれば、スキャン・インの
回数を減少し、かつｉＭＰＬ処理を高速パスを利用して
行なうことが可能となる。
回数を減少し、かつｉＭＰＬ処理を高速パスを利用して
行なうことが可能となる。
第１図は本発明の原理ブロック図、第２図は本発明の実
施例フローチャートを示す。 図中、１はチャネル制御部、２はチャネル部。 ３はサービス・プロセッサ、６はマイクロ・プロセッサ
、１１はロード・データ・バッファを表わす。
施例フローチャートを示す。 図中、１はチャネル制御部、２はチャネル部。 ３はサービス・プロセッサ、６はマイクロ・プロセッサ
、１１はロード・データ・バッファを表わす。
Claims (1)
- 【特許請求の範囲】 主メモリとの交信を行なう機能をもつチャネル制御部（
１）と、該チャネル制御部（１）と連繋されてストアド
・プログラム処理装置（６−ｉ）を有するチャネル部（
２−ｉ）とをそなえると共に、上記チャネル制御部（１
）との間にデータ転送機能を有するサービス・プロセッ
サ（３）をそなえるデータ処理システムにおいて、 上記チャネル部（２−ｉ）に対するイニシャル・マイク
ロ・プログラム・ローディング処理に当って、上記サー
ビス・プロセッサ（３）が上記チャネル制御部（１）に
対してマイクロ命令をスキャン・インするよう構成する
と共に、 上記各チャネル部（２−ｉ）はブート・プログラムにも
とづいて上記主メモリに対するメモリ・アクセスを実行
するよう構成され、 かつ上記チャネル制御部（１）は上記ローディング処理
時に上記スキャン・インされたマイクロ命令を上記チャ
ネル部（２−ｉ）に対して転送するよう構成したことを
特徴とするチャネル・イニシャル・マイクロ・プログラ
ム・ローディング処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065803A JPS61246855A (ja) | 1985-03-29 | 1985-03-29 | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065803A JPS61246855A (ja) | 1985-03-29 | 1985-03-29 | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61246855A true JPS61246855A (ja) | 1986-11-04 |
| JPH0359460B2 JPH0359460B2 (ja) | 1991-09-10 |
Family
ID=13297550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065803A Granted JPS61246855A (ja) | 1985-03-29 | 1985-03-29 | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246855A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
-
1985
- 1985-03-29 JP JP60065803A patent/JPS61246855A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359460B2 (ja) | 1991-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4742451A (en) | Instruction prefetch system for conditional branch instruction for central processor unit | |
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| US5696989A (en) | Microcomputer equipped with DMA controller allowed to continue to perform data transfer operations even after completion of a current data transfer operation | |
| JPS5932045A (ja) | 情報処理装置 | |
| US6591359B1 (en) | Speculative renaming of data-processor registers | |
| JP2870254B2 (ja) | 仮想計算機の入出力割り込み処理方式 | |
| JPS5927935B2 (ja) | 情報処理装置 | |
| JPH0934789A (ja) | 情報処理装置 | |
| EP0290942B1 (en) | Guest machine execution control system for virtual machine system | |
| JPS61246855A (ja) | チヤネル・イニシヤル・マイクロ・プログラム・ロ−ディング処理方式 | |
| JPS5896345A (ja) | 階層型演算方式 | |
| JP2814683B2 (ja) | 命令処理装置 | |
| JPH0377137A (ja) | 情報処理装置 | |
| JP2586155B2 (ja) | 論理シミュレータ | |
| JPH0474248A (ja) | 起動受付装置及び方法 | |
| JPS62251943A (ja) | チヤネル装置のメモリアドレス制御方式 | |
| JPH0258128A (ja) | データ処理装置 | |
| JPS60256857A (ja) | プログラム・ロ−デイング方式 | |
| JPS6242254A (ja) | チヤネルイニシヤライズ方式 | |
| JPH0419574B2 (ja) | ||
| JPH01129334A (ja) | キャッシュメモリのデータ制御方式 | |
| JPH04367953A (ja) | ストアバッファ制御装置 | |
| JPH02118729A (ja) | 情報処理装置 | |
| JPH05342014A (ja) | データ処理制御方式 | |
| JPS60196847A (ja) | マイクロプログラム制御方式 |