JPH0359477A - 集積回路検査装置 - Google Patents
集積回路検査装置Info
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- JPH0359477A JPH0359477A JP1197278A JP19727889A JPH0359477A JP H0359477 A JPH0359477 A JP H0359477A JP 1197278 A JP1197278 A JP 1197278A JP 19727889 A JP19727889 A JP 19727889A JP H0359477 A JPH0359477 A JP H0359477A
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- JP
- Japan
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- signal
- integrated circuit
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- test
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路検査装置に関し、さ？、に詳しては
デジタル、′アナログコンバータを内蔵する集積回路の
検査装置に関する。
デジタル、′アナログコンバータを内蔵する集積回路の
検査装置に関する。
従来の技術
近時、ｔｌ！ｌ器メーカなど半導体ユーザは、独自０６
！能を備えた専用集積回路を自社製品に搭載し、ｆｊｆ
ｔキ他社との差別化、先行者利益の追求、高性能と守秘
性の確保などの非価格競争に打ち勝つことを指向し、シ
ステムに適合した専用集積回路いわゆるカスタムＩＣの
ニーズが増大している。
！能を備えた専用集積回路を自社製品に搭載し、ｆｊｆ
ｔキ他社との差別化、先行者利益の追求、高性能と守秘
性の確保などの非価格競争に打ち勝つことを指向し、シ
ステムに適合した専用集積回路いわゆるカスタムＩＣの
ニーズが増大している。
一方、半導体メーカは、プロセス技術と設計技術の進歩
を背景に、デジタル回路７．／アナログ回路の混載など
、ｔＡＴＩ規模の飛躍的増大を実現し、ユーザからの要
求にこたえている。集積Ｍ４ｊｌＸの増大は、最近にい
たりデジタル・アナログコンバータ（以下、ＤＡＣとい
う〉を、他のデバイスと一体的に同一チップ内に収容し
たＬＳＩを出現させ、広く使用されるようにな−）でき
た。
を背景に、デジタル回路７．／アナログ回路の混載など
、ｔＡＴＩ規模の飛躍的増大を実現し、ユーザからの要
求にこたえている。集積Ｍ４ｊｌＸの増大は、最近にい
たりデジタル・アナログコンバータ（以下、ＤＡＣとい
う〉を、他のデバイスと一体的に同一チップ内に収容し
たＬＳＩを出現させ、広く使用されるようにな−）でき
た。
第４図はＤＡＣを含むＬＳＩの内部構成の１例を示すブ
ロック図である。ＬＳＩＩＩは、演算ユニット（Ａ Ｌ
Ｕ ＞ １２ ａ 、制御ユニット（ＣＯ）１２ｂ、
レジスタ群１２Ｃおよび発振器を含むタイミング回路１
２（１などで形成される中央処理装置（ＣＰｔｌ１２を
核とし、その周辺に入出力データ、内部データ、命令（
インストラクション）コー１でなどが格納されるメモリ
（ＲＯＭ ＞ユニ１ト１３、同期式シリアルＩ１０ボー
ト（ＳＩＯ）１４、液晶ディスアレイ（図示せず）を駆
動する液晶ドライバ１５、入出力ポート１６などの各種
回路や、複数の信号線で形成されるバス１８などが配置
され、さらにＤＡＣ１７が上記回路と一体的に配置され
、ＬＳＩＩＩが１チツアに形成されている。
ロック図である。ＬＳＩＩＩは、演算ユニット（Ａ Ｌ
Ｕ ＞ １２ ａ 、制御ユニット（ＣＯ）１２ｂ、
レジスタ群１２Ｃおよび発振器を含むタイミング回路１
２（１などで形成される中央処理装置（ＣＰｔｌ１２を
核とし、その周辺に入出力データ、内部データ、命令（
インストラクション）コー１でなどが格納されるメモリ
（ＲＯＭ ＞ユニ１ト１３、同期式シリアルＩ１０ボー
ト（ＳＩＯ）１４、液晶ディスアレイ（図示せず）を駆
動する液晶ドライバ１５、入出力ポート１６などの各種
回路や、複数の信号線で形成されるバス１８などが配置
され、さらにＤＡＣ１７が上記回路と一体的に配置され
、ＬＳＩＩＩが１チツアに形成されている。
ＬＳＩＩＩのパッケージには、図示しない複数の入出力
端子が多数ビン・配列され、Ｄ Ａ Ｃ１７のアナログ
出力端子も引き出されているが、ＤＡＣ１７自体の動作
はＣＰＵ１２の管理下におかれ、変換すべきデジタルデ
ータはレジスタ１２（・を介して与えられ、ＤＡＣ１７
としての独立したデータ入力端子はバラゲージ外部に引
出されていない。
端子が多数ビン・配列され、Ｄ Ａ Ｃ１７のアナログ
出力端子も引き出されているが、ＤＡＣ１７自体の動作
はＣＰＵ１２の管理下におかれ、変換すべきデジタルデ
ータはレジスタ１２（・を介して与えられ、ＤＡＣ１７
としての独立したデータ入力端子はバラゲージ外部に引
出されていない。
発明が解決しようとする課題
ＬＳＩＩＩは、これまでデジタル用とアナログ用の２分
野に分類され、メーカが実施するａ積回路の動作状況の
検査（以下、機能検査という）もアナログ用ＬＳＩには
アナログ用、デジタル用ＬＳＩにはデジタル用の、それ
ぞれの分野に適した検査装置が用いられていた。機能検
査は、ファンクションテス）−とも呼ばれ、検査対象の
ＬＳＩが仕様書に記載された機能を満足しているかどう
かをチエツクするもので、重要検査の一つである。
野に分類され、メーカが実施するａ積回路の動作状況の
検査（以下、機能検査という）もアナログ用ＬＳＩには
アナログ用、デジタル用ＬＳＩにはデジタル用の、それ
ぞれの分野に適した検査装置が用いられていた。機能検
査は、ファンクションテス）−とも呼ばれ、検査対象の
ＬＳＩが仕様書に記載された機能を満足しているかどう
かをチエツクするもので、重要検査の一つである。
しかしながら前述のようなりＡＣ１７を内蔵したＬＳＩ
の機能検査では、デジタル信号とアナログ信号の両方を
同時に取り扱わなければならないので、たとえばデジタ
ルＬＳＩ用検査装置のみでは、入力コードなどの検査用
データを設定し、次いで直流レベルテスト機能を用いる
必要があるため、多点に亙る検査・測定のＪ％き、処理
時間が長くなることと、直流レベルテスト機能の測定精
度が検査対象のＤＡＣの精度に比べ十分に高くなく、検
査精度が低下してしまうといった問題点があった。
の機能検査では、デジタル信号とアナログ信号の両方を
同時に取り扱わなければならないので、たとえばデジタ
ルＬＳＩ用検査装置のみでは、入力コードなどの検査用
データを設定し、次いで直流レベルテスト機能を用いる
必要があるため、多点に亙る検査・測定のＪ％き、処理
時間が長くなることと、直流レベルテスト機能の測定精
度が検査対象のＤＡＣの精度に比べ十分に高くなく、検
査精度が低下してしまうといった問題点があった。
したが−）てアナログＬＳＩ用検査装置を併用する方法
が提案されているが、検査装置の設置スペースの問題や
、コストが高くなること、またアナログ用検査装置では
ＬＳＩによってはビン数不足などにより測定状態が設定
できないことがある、といったｌ？Ｉ′ＩＭ点がある。
が提案されているが、検査装置の設置スペースの問題や
、コストが高くなること、またアナログ用検査装置では
ＬＳＩによってはビン数不足などにより測定状態が設定
できないことがある、といったｌ？Ｉ′ＩＭ点がある。
また他方ではアナログ／／デジタル混在型に対応したＬ
ＳＩ検査装置が用いられるが、この４会は検査装置その
ものが高価で、設備コストが増大し、これが製品である
Ｌ Ｓ Ｉ ｆ）ｍｌ＆にはｔコかえるといった好まし
くない問題点があった。
ＳＩ検査装置が用いられるが、この４会は検査装置その
ものが高価で、設備コストが増大し、これが製品である
Ｌ Ｓ Ｉ ｆ）ｍｌ＆にはｔコかえるといった好まし
くない問題点があった。
本発明は、上述の問題点に鑑みてなされたもので、その
目的は検査すべき集積回路の機能検査を簡単な構成によ
って実施可能とした集積回路検査装置を提供することで
ある。
目的は検査すべき集積回路の機能検査を簡単な構成によ
って実施可能とした集積回路検査装置を提供することで
ある。
課題を解決するための手段
請求項第１項の発明は、入力される第１の種類の信号を
第２の種類の信号に変換する第１信号変換手段を備える
集積回路の動作状況を検査する集積回路検査装置におい
て、 当該集積回路に与えられる前記第１の種類に属する検査
信号と、検査信号に対応しかつ検査信号よりも高精度で
前記第１の種類に属し、検査信勺に対して予め定める基
準（ｑ差量を有する第１、基準信号とをｆ構成して導出
する信号発生手段と、第１基準信号が入力され、第１信
号変換手段からの出力信号よりも高精度で第２の種類に
属する第２基準信号を出力′４−乙第２信号変換手段と
。
第２の種類の信号に変換する第１信号変換手段を備える
集積回路の動作状況を検査する集積回路検査装置におい
て、 当該集積回路に与えられる前記第１の種類に属する検査
信号と、検査信号に対応しかつ検査信号よりも高精度で
前記第１の種類に属し、検査信勺に対して予め定める基
準（ｑ差量を有する第１、基準信号とをｆ構成して導出
する信号発生手段と、第１基準信号が入力され、第１信
号変換手段からの出力信号よりも高精度で第２の種類に
属する第２基準信号を出力′４−乙第２信号変換手段と
。
前記第１信号変換手殴出力と、第２基準信づとを比較し
て偏差量を検出する比較手段とを含み、比較手段で検出
される偏差量と前記基準偏差量とに基づいて４Ａ積回路
グ）動作の精度を検査するようにしたことを特徴とする
集積回路検査装置である。
て偏差量を検出する比較手段とを含み、比較手段で検出
される偏差量と前記基準偏差量とに基づいて４Ａ積回路
グ）動作の精度を検査するようにしたことを特徴とする
集積回路検査装置である。
請求項第２項の発明は、入力される第１の種類力信号を
第２の種類の信号に変換する第１信号変換手段を備える
集積回路の動作の精度を検査する４Ａ積回路検査装置に
おいて。
第２の種類の信号に変換する第１信号変換手段を備える
集積回路の動作の精度を検査する４Ａ積回路検査装置に
おいて。
当該４Ａ積回路に与えられる前記第１の種類に属する第
１検査信号と、第１検査信号に対応しかり第１検査信号
よりも高精度で前記第１の種類に属し、第１検査信号に
対して予め定める基準（扁差量を有する基準信号とを作
成して導出する信号発生手段と、 第１信号変換手段出力を前記基準信号ど同精度で第１の
種類に属する第２検査信号に変換する第２信号変換手段
と、 基準信号と第２検査信号とが入力され、これらの大小関
係に基づいて集積回路Ｊ）′ｔｌ＃度を検査するように
したことを特徴とする集積回路検査装置である。
１検査信号と、第１検査信号に対応しかり第１検査信号
よりも高精度で前記第１の種類に属し、第１検査信号に
対して予め定める基準（扁差量を有する基準信号とを作
成して導出する信号発生手段と、 第１信号変換手段出力を前記基準信号ど同精度で第１の
種類に属する第２検査信号に変換する第２信号変換手段
と、 基準信号と第２検査信号とが入力され、これらの大小関
係に基づいて集積回路Ｊ）′ｔｌ＃度を検査するように
したことを特徴とする集積回路検査装置である。
作用
請求項第１項の発明に従えば、信号発生手段から検査信
号と第１基準信号とを作成して、検査対象であるｔ＆積
回路および第２信号２換手段にそれぞれ入力する。第１
基準信号は検査信号よりも高精度であり、しかも検査信
号に対して基準幅差量を有する信号として発生される。
号と第１基準信号とを作成して、検査対象であるｔ＆積
回路および第２信号２換手段にそれぞれ入力する。第１
基準信号は検査信号よりも高精度であり、しかも検査信
号に対して基準幅差量を有する信号として発生される。
検査信号は、集積回路内の第■信号変換手段で第１の種
類の信号から第２の種類力信号に変換される。また第１
基準信号は、第２信号変換手段で前記第１信号変換手段
からの出力信号よりも高精度でやはり第２の種類に属す
る第２基準信号として出力される。
類の信号から第２の種類力信号に変換される。また第１
基準信号は、第２信号変換手段で前記第１信号変換手段
からの出力信号よりも高精度でやはり第２の種類に属す
る第２基準信号として出力される。
第１信号変換手段田力と第２基準信号とは、比較手段で
それ多コの間の偏差量が検出される。この偏差量が前記
基準偏差量の範囲内であれば、集積回路内の第１信号′
Ｘ、、換手段は比較的高精度であることが判゛定される
。また前記偏差量が偏差量の範囲外であれば、前記第１
信号変換手段が比較的低精度であることが判定される。
それ多コの間の偏差量が検出される。この偏差量が前記
基準偏差量の範囲内であれば、集積回路内の第１信号′
Ｘ、、換手段は比較的高精度であることが判゛定される
。また前記偏差量が偏差量の範囲外であれば、前記第１
信号変換手段が比較的低精度であることが判定される。
このようにして集積回路Ｊ）動ｆ？の精度が判定される
。
。
この、ようにして上述した複数の構成要素を単一の装置
内に含む集積回路検査装置により５人力される第１の種
類の信号を第２の種類の信号に変換する第１信号変換手
段を備える集積回路の動作状況をＰＪｉ’！！な構成に
てしかも高精度にて検査することができる。
内に含む集積回路検査装置により５人力される第１の種
類の信号を第２の種類の信号に変換する第１信号変換手
段を備える集積回路の動作状況をＰＪｉ’！！な構成に
てしかも高精度にて検査することができる。
請求項第２項の発明に従えば、信号発生手段は第１検査
信号と基準信号とを作成して、検査対象である集積回路
と第２信号変換手段とにそれぞれ入力する。第１検査信
号は集積回路内の第１信号変換手段で第２の種類の信号
に変換され、この信号は第２信号変換手段に入力されて
第１検査信号よりも高精度で前記第１の種類に属し、し
がも第１検査信号に対して予め定める基準（４差量を有
する基準信号と同精度で第１の種類に属する第２検査信
号を出力する。
信号と基準信号とを作成して、検査対象である集積回路
と第２信号変換手段とにそれぞれ入力する。第１検査信
号は集積回路内の第１信号変換手段で第２の種類の信号
に変換され、この信号は第２信号変換手段に入力されて
第１検査信号よりも高精度で前記第１の種類に属し、し
がも第１検査信号に対して予め定める基準（４差量を有
する基準信号と同精度で第１の種類に属する第２検査信
号を出力する。
前記基準信号と第２検査信号とは比較手段に入力され、
これらの大小関係が判定される。このｌ’１定結果に基
づいて、第２検査信号が基準信号の前記基準偏差量の範
囲内にあるときは、検査対象である集積回路は比較的高
精度であると判定され、範囲外のときには比較的低精度
であると判定される。
これらの大小関係が判定される。このｌ’１定結果に基
づいて、第２検査信号が基準信号の前記基準偏差量の範
囲内にあるときは、検査対象である集積回路は比較的高
精度であると判定され、範囲外のときには比較的低精度
であると判定される。
上述したような構成を一体的に備える集積回路検査装置
により、入力される第１の種類の信号に変換する第１信
号変換手段を備える集積回路の動作状況が簡便な構成に
て、しかも高精度で検査される。
により、入力される第１の種類の信号に変換する第１信
号変換手段を備える集積回路の動作状況が簡便な構成に
て、しかも高精度で検査される。
実施例
第１図は本発明による集積回路検査装置（以下、検査装
置という〉１の概要を示すブロック図である。第１図に
おいて２は検査すべき集積回路素子（デバイスアンダー
テスト、以下、ＤＯＴという〉で、第１の種類の信号で
あるデジタル信号を第２の種類の信号であるアナログ信
号に変換する第１信号変換手段であるＤ Ａ Ｃ２ａを
内蔵している。
置という〉１の概要を示すブロック図である。第１図に
おいて２は検査すべき集積回路素子（デバイスアンダー
テスト、以下、ＤＯＴという〉で、第１の種類の信号で
あるデジタル信号を第２の種類の信号であるアナログ信
号に変換する第１信号変換手段であるＤ Ａ Ｃ２ａを
内蔵している。
機能検査は、ＤＯＴ２に印加すべき検査信号と、検査信
号に対応し、かつ該検査信号よりも高精度であって検査
信号により得られると想定されるＤＯＴ２の出力期待値
であり、第１基準信号である期待値パターン信号とを作
成し導出する信号発生手段としてのテストパターン発生
器１ａの入力テストパターン信号発生器３から、検査信
号として、ある時系列をもった入力テストパターン信号
Ｓ１をＤＯＴ２の入力端子に印加し、期待パターン信号
発生器４から上記入力テストパターン信号Ｓ１よりも高
精度の期待値パターン信号Ｓ２を比較手段１ｂの一方の
入力端子に印加する。比較手段１しはＤＯＴ２の出力信
号と期待値パターン信号Ｓ２とを比較し、動作状況グ）
良否を判定手段１ ｃ−７判定する。テスト・パターン
発生器１ ａ 、比較手段１ｂおよび判定手段１（ζ１
本発明による検査装置１を構成する。
号に対応し、かつ該検査信号よりも高精度であって検査
信号により得られると想定されるＤＯＴ２の出力期待値
であり、第１基準信号である期待値パターン信号とを作
成し導出する信号発生手段としてのテストパターン発生
器１ａの入力テストパターン信号発生器３から、検査信
号として、ある時系列をもった入力テストパターン信号
Ｓ１をＤＯＴ２の入力端子に印加し、期待パターン信号
発生器４から上記入力テストパターン信号Ｓ１よりも高
精度の期待値パターン信号Ｓ２を比較手段１ｂの一方の
入力端子に印加する。比較手段１しはＤＯＴ２の出力信
号と期待値パターン信号Ｓ２とを比較し、動作状況グ）
良否を判定手段１ ｃ−７判定する。テスト・パターン
発生器１ ａ 、比較手段１ｂおよび判定手段１（ζ１
本発明による検査装置１を構成する。
機能検査にあたっては、テストパターン発生器１ａか八
予め検査モード信号Ｓ３がＤＯＴ２に与えられ、ＤｔＪ
Ｔ２内のＣＰＵ （中央処理装置）２ｂに割込み禁止が
設定され、入力テストパターンＳ１がレジスタ２ｃに設
定され、ＣＰ Ｌｌ ２ ｂにより順次的に読出されて
Ｄ Ａ Ｃ２；ｔに印加される。
予め検査モード信号Ｓ３がＤＯＴ２に与えられ、ＤｔＪ
Ｔ２内のＣＰＵ （中央処理装置）２ｂに割込み禁止が
設定され、入力テストパターンＳ１がレジスタ２ｃに設
定され、ＣＰ Ｌｌ ２ ｂにより順次的に読出されて
Ｄ Ａ Ｃ２；ｔに印加される。
第２図は本発明の一実施例の検査装置１グ）電気的構成
の具体例を示すブロック図である。第２図において第１
図に対応する部分には同一の参照符を付す、検査装置１
は、テストパターン発生器１ａと、比較手段である比較
回路１ｂと、判定手段である判定回路１ｃと、プログラ
マブル電源１（１および第２信号変換手段である基準Ｄ
ＡＣ１ｅの各ブロックから戒る。
の具体例を示すブロック図である。第２図において第１
図に対応する部分には同一の参照符を付す、検査装置１
は、テストパターン発生器１ａと、比較手段である比較
回路１ｂと、判定手段である判定回路１ｃと、プログラ
マブル電源１（１および第２信号変換手段である基準Ｄ
ＡＣ１ｅの各ブロックから戒る。
テストパターン発生器１ａは、ＤＯＴ２内のＤＡ Ｃ２
ａの仕様に対応した、複数ピッ）−＜たとえば８ピツ）
−）から成る入カテス）−パターン信号Ｓ１と、期待値
パターン信号Ｓ２とを作成し、それぞれライン１１，１
２に個別に導出する１期待値パターン信号Ｓ２を形成す
るビット数は、入力テストパターン信号Ｓ１のビット数
よりもたとえば一１ビット・多い１２ビツトで構成され
ている。すなわち基準ＤＡＣ１ｅは、Ｄ Ａ Ｃ２ｆｔ
よりも高精度のＤ／′Ａコンバータである。
ａの仕様に対応した、複数ピッ）−＜たとえば８ピツ）
−）から成る入カテス）−パターン信号Ｓ１と、期待値
パターン信号Ｓ２とを作成し、それぞれライン１１，１
２に個別に導出する１期待値パターン信号Ｓ２を形成す
るビット数は、入力テストパターン信号Ｓ１のビット数
よりもたとえば一１ビット・多い１２ビツトで構成され
ている。すなわち基準ＤＡＣ１ｅは、Ｄ Ａ Ｃ２ｆｔ
よりも高精度のＤ／′Ａコンバータである。
基準ＤＡＣ１ｅは、期待値パターン信号Ｓ２を第２アナ
ログ信号Ａ２に変換し、ライン１４を介して比較回路１
ｂの一方の入力端子に入力する。
ログ信号Ａ２に変換し、ライン１４を介して比較回路１
ｂの一方の入力端子に入力する。
比較回路１ｂは、演算増幅器などで実現され、Ｄ Ａ
Ｃ２Ｅｌから導出された第１アナログ信号Ａ１および前
記基準ＤＡＣ１ｅから導出された第２アナログ信号Ａ２
の差電圧を所定の増幅度（本実施例ではたとえば１００
倍である）で増幅し、比較出力Ａ３としてライン・１５
を介して判定回路１ｃに印加する。
Ｃ２Ｅｌから導出された第１アナログ信号Ａ１および前
記基準ＤＡＣ１ｅから導出された第２アナログ信号Ａ２
の差電圧を所定の増幅度（本実施例ではたとえば１００
倍である）で増幅し、比較出力Ａ３としてライン・１５
を介して判定回路１ｃに印加する。
判定回路１ｃは、たとえばライ〉・ドウコンパレータ回
路などで実現され、上記比較出力Ａ３が所定の範囲内で
あるかどうかをチエツクし、Ｄ ［Ｉ Ｔ２の特性の適
否を判定する回路である。
路などで実現され、上記比較出力Ａ３が所定の範囲内で
あるかどうかをチエツクし、Ｄ ［Ｉ Ｔ２の特性の適
否を判定する回路である。
プログラマブル電Ｊｌｄは、ＤＯＴ２の定格電源電圧＼
７１（たとえば５．００Ｖ）と、検査装置１を形成する
各ブロックの動作に必要な電源電圧■２などを作成し、
それぞれのブロックに供給する電源部である。
７１（たとえば５．００Ｖ）と、検査装置１を形成する
各ブロックの動作に必要な電源電圧■２などを作成し、
それぞれのブロックに供給する電源部である。
次に電源電圧Ｖ１＝５．ＯＯＶ、分解能８ピッｌ−５許
容誤差±１／２ＬＳＢすなわち最下位ビットのみ変換時
のアナログ電圧の１７′２の電圧幅が許容誤差であるＤ
Ａ Ｃ２ａの機能検査を、第１図に基づいて説明する
。分解能が８ピツ）・であるから最下位ビット（ＬＳＢ
）のアナログ電圧レベルは、 ＩＬＳＢ ＝ （５，００，’２”）＝ １９．６ｒｎ
Ｖ −＝ （１）で、許容誤差は±９．８ｍＶで
ある。
容誤差±１／２ＬＳＢすなわち最下位ビットのみ変換時
のアナログ電圧の１７′２の電圧幅が許容誤差であるＤ
Ａ Ｃ２ａの機能検査を、第１図に基づいて説明する
。分解能が８ピツ）・であるから最下位ビット（ＬＳＢ
）のアナログ電圧レベルは、 ＩＬＳＢ ＝ （５，００，’２”）＝ １９．６ｒｎ
Ｖ −＝ （１）で、許容誤差は±９．８ｍＶで
ある。
テストパターン発生器１ａからＤＯＴ２に入力される入
力テストパターン信号Ｓ１を、たとえば１６進法で４０
Ｈ（０１００００００）に設定すれば、これを受ける［
） Ａ Ｃ２Ｅｌの出力電圧、すなわち第１アナログ信
号Ａ１の出力レベルは、１９．６Ｘ２’ ＝ １２５４
．４ｍＶ ・（２＞を特徴とする特許容誤
差範囲、すなわち上限値１２６４ 、２ ｒｎ Ｖ、下
ｒａ値１２ Ｊ Ｊ 、 ６ ｍ Ｖ Ｉ＞範囲内に収
まらなければならない０本実施例では、こＪ）第１アナ
ログ信号Ａ１のレベル範囲を検査するために、Ｄ Ａ
ｌ？、 ２ ａよりも高精度な分解能１２ビ１トの基準
Ｄ Ａ Ｃ１ｅが用いられている。
力テストパターン信号Ｓ１を、たとえば１６進法で４０
Ｈ（０１００００００）に設定すれば、これを受ける［
） Ａ Ｃ２Ｅｌの出力電圧、すなわち第１アナログ信
号Ａ１の出力レベルは、１９．６Ｘ２’ ＝ １２５４
．４ｍＶ ・（２＞を特徴とする特許容誤
差範囲、すなわち上限値１２６４ 、２ ｒｎ Ｖ、下
ｒａ値１２ Ｊ Ｊ 、 ６ ｍ Ｖ Ｉ＞範囲内に収
まらなければならない０本実施例では、こＪ）第１アナ
ログ信号Ａ１のレベル範囲を検査するために、Ｄ Ａ
ｌ？、 ２ ａよりも高精度な分解能１２ビ１トの基準
Ｄ Ａ Ｃ１ｅが用いられている。
基準ＤＡＣ１ｅの電源電圧Ｖ１をＤ ＬＩ Ｔ ２と同
じ５．００＼ｒとすれば最下位ビット（ＬＳＢ）相当電
圧レベルは、 ＩＬＳＢ ＝ ＜５．００／２”）＝ １．２２ｍＶ
−＜３＞したが−）て前記入力テストパターン信号Ｓ
１の上限値１２６４．２ｒｎＶに対応する第１期待値パ
ターン信号Ｓ２は、 １２６４、Ｊ７’１．２２ ＝ １０３６
・・・（４〉すなわち４０ＣＨ（０１００００００１
１００〉となる、同様に下限値１２４４．６ｒｒｔＶに
対応する第２期待値パターン信号Ｓ２は、１２−ＩＪ、
６／１．２２ ＝ １０２０ ・・・（５〉
すなわち３ Ｆ ＣＨ（ＯＯ１１１１１１１１００〉と
なる。上記上限値および下限値に対応するこれらブ）期
待値パターン信号Ｓ２ａ、Ｓ２ｂは、入力テストパター
ン信号Ｓ１と許容誤差範囲を指定すれば、テストパター
ン発生器Ｉ ＣＬによりプログラム作成され、う（＞１
２を介して基準Ｄ Ａ Ｃ：１ｅに与えられる。
じ５．００＼ｒとすれば最下位ビット（ＬＳＢ）相当電
圧レベルは、 ＩＬＳＢ ＝ ＜５．００／２”）＝ １．２２ｍＶ
−＜３＞したが−）て前記入力テストパターン信号Ｓ
１の上限値１２６４．２ｒｎＶに対応する第１期待値パ
ターン信号Ｓ２は、 １２６４、Ｊ７’１．２２ ＝ １０３６
・・・（４〉すなわち４０ＣＨ（０１００００００１
１００〉となる、同様に下限値１２４４．６ｒｒｔＶに
対応する第２期待値パターン信号Ｓ２は、１２−ＩＪ、
６／１．２２ ＝ １０２０ ・・・（５〉
すなわち３ Ｆ ＣＨ（ＯＯ１１１１１１１１００〉と
なる。上記上限値および下限値に対応するこれらブ）期
待値パターン信号Ｓ２ａ、Ｓ２ｂは、入力テストパター
ン信号Ｓ１と許容誤差範囲を指定すれば、テストパター
ン発生器Ｉ ＣＬによりプログラム作成され、う（＞１
２を介して基準Ｄ Ａ Ｃ：１ｅに与えられる。
ここで４０Ｈの入力に対し、Ｄ Ａ Ｃ２ａから導出さ
れた第１アナログ信号Ａ１は、中心値より９ｍ Ｖずれ
て１２４５ 、４ ｍ Ｖであったとする。基準ＤＡＣ
１ｅから導出される第２アナログ信号Ａ２は、下限値の
１２４４．６ｒｎＶである。したが−）て比較回路１ｂ
は両者の差、 １２４５．４−１２Ｊ４．６ ＝ ０．８ｒｎＶ
・・・（６〉を検出し、これを増幅度１００で増幅し
た比較信号Ａ３ ａ ＝ ８０ ｍ Ｖをラ−（ン１５
に導出する。
れた第１アナログ信号Ａ１は、中心値より９ｍ Ｖずれ
て１２４５ 、４ ｍ Ｖであったとする。基準ＤＡＣ
１ｅから導出される第２アナログ信号Ａ２は、下限値の
１２４４．６ｒｎＶである。したが−）て比較回路１ｂ
は両者の差、 １２４５．４−１２Ｊ４．６ ＝ ０．８ｒｎＶ
・・・（６〉を検出し、これを増幅度１００で増幅し
た比較信号Ａ３ ａ ＝ ８０ ｍ Ｖをラ−（ン１５
に導出する。
判定回路ＩＣは、比較信号Ａ ３ ａがＯｒｎ Ｖより
も大きいことから、下限値以下であると判断する。
も大きいことから、下限値以下であると判断する。
本実施例では前記判定用の比較信号Ａ ３ ａをこのよ
うに判定容易なレベルに増幅しているのつ、判定回路１
Ｃは比較信号Ａ３がＱ ｍ Ｖよりも低いか高いかを判
定できればよく、１０ ｍ Ｖ程度の比較的低感度の回
路でも高精度の判定を行うことがで。
うに判定容易なレベルに増幅しているのつ、判定回路１
Ｃは比較信号Ａ３がＱ ｍ Ｖよりも低いか高いかを判
定できればよく、１０ ｍ Ｖ程度の比較的低感度の回
路でも高精度の判定を行うことがで。
きる、従来の技術では上述のような０．９ｍＶという低
レベル信号を高精度で判定することは困難であることは
従来例において述べたとおりである。
レベル信号を高精度で判定することは困難であることは
従来例において述べたとおりである。
次に上＠値に対応する第２期待値パターン信号Ｓ２のデ
ータ４０ＣＨを基準ＤＡＣ１ｅに与えると、基準ＤＡＣ
１ｅからは１２６４．４ｍＶが出力される。比較回路１
ｂは前記第１アナログ信号Ａ １ （１２４５、４ｒｎ
■）と、第２アナログ信号Ａ ２ ＜ １２６４ 、
４ ｍ Ｖ ）の差、１２＝１５．４−１２６４．４＝
１９ｒｎＶ −（７）したがって比較信号Ａ
３−１．９Ｖを出力し、判定回路ＩＣはこれによりＡ
３ ｂ ＜： Ｏｍ Ｖと判断する。すなわち本実ｍｒ
９４では、比較回路１ｂから出力される比較信号Ａ３ｂ
に対し、上限値については、 ０’、）Ａ３ａ
・＝（８）下限値については、 ０５ｒＡ３ｂ
・＝ （９＞であれば適否と判定する。判定結
果はう（＞；８を介して表示手段〈Ｉ２Ｉ示せず）など
に与ｔｙ ＩＺれる。
ータ４０ＣＨを基準ＤＡＣ１ｅに与えると、基準ＤＡＣ
１ｅからは１２６４．４ｍＶが出力される。比較回路１
ｂは前記第１アナログ信号Ａ １ （１２４５、４ｒｎ
■）と、第２アナログ信号Ａ ２ ＜ １２６４ 、
４ ｍ Ｖ ）の差、１２＝１５．４−１２６４．４＝
１９ｒｎＶ −（７）したがって比較信号Ａ
３−１．９Ｖを出力し、判定回路ＩＣはこれによりＡ
３ ｂ ＜： Ｏｍ Ｖと判断する。すなわち本実ｍｒ
９４では、比較回路１ｂから出力される比較信号Ａ３ｂ
に対し、上限値については、 ０’、）Ａ３ａ
・＝（８）下限値については、 ０５ｒＡ３ｂ
・＝ （９＞であれば適否と判定する。判定結
果はう（＞；８を介して表示手段〈Ｉ２Ｉ示せず）など
に与ｔｙ ＩＺれる。
第２図は本発明Ｊ〉他の実施例Ｊ）検査装置１１Ｊ）電
気的構成を示すブロック図である。第２図に１．。
気的構成を示すブロック図である。第２図に１．。
いて、前述の第１図に対応する部分には同一の参照符を
付す０本実ｙＭ例による検査装置１１は、テストパター
ン発生器１ａと、第２信号変換手段であるアナログ／′
デジタルコンバータく以下、ＡＤＣという＞Ｉｇと、個
別に入力されるデジタルデータの大小を比較する比較回
路１ ｂと、判定回路１ｊと、プログラマブル電源１ｄ
、７）各部かをコ横威される。注目すべきは、前述の第
１実施例においては、テストパターン発生回路１ａか心
出力される期待値パターン信号Ｓ２を、基準ＤＡＣ１ｅ
で第２アナログ信号Ａ２に変換し、これとＤ Ａ （：
２ａからの第１アナログ信号Ａ１とを比較したのに対
し、本実施例では、Ｄ Ａ Ｃ２ａの第１検査信号であ
るアナログ出力Ａ１をＡＤＣ１ｇにより第２検査信号で
あるデジタル信号Ｄ３に再変換し、これと期待値ペター
〉信号Ｓ２とを比較するよ）にしたことである。
付す０本実ｙＭ例による検査装置１１は、テストパター
ン発生器１ａと、第２信号変換手段であるアナログ／′
デジタルコンバータく以下、ＡＤＣという＞Ｉｇと、個
別に入力されるデジタルデータの大小を比較する比較回
路１ ｂと、判定回路１ｊと、プログラマブル電源１ｄ
、７）各部かをコ横威される。注目すべきは、前述の第
１実施例においては、テストパターン発生回路１ａか心
出力される期待値パターン信号Ｓ２を、基準ＤＡＣ１ｅ
で第２アナログ信号Ａ２に変換し、これとＤ Ａ （：
２ａからの第１アナログ信号Ａ１とを比較したのに対
し、本実施例では、Ｄ Ａ Ｃ２ａの第１検査信号であ
るアナログ出力Ａ１をＡＤＣ１ｇにより第２検査信号で
あるデジタル信号Ｄ３に再変換し、これと期待値ペター
〉信号Ｓ２とを比較するよ）にしたことである。
テ乙ト１’ｉターン発生器１ａは、Ｄ ＬＩ Ｔ ２に
与える入力テストパター〉信号Ｓ１をうｆン１１４こ、
期待値バター〉信号Ｓ２をうｆ＞１２に導出する。
与える入力テストパター〉信号Ｓ１をうｆン１１４こ、
期待値バター〉信号Ｓ２をうｆ＞１２に導出する。
入力テストパターン信号Ｓ１は、Ｄ Ａｃ１ Ｅｉの仕
様に対応して、たとえばＳビットで形成され、期待値パ
ターン信号Ｓ２は、それよりもビット数１）５い、たと
えば１２ビ・Ｉｌ・で形成される。Ｄ Ｕ Ｔ２に与え
ちれた入力テストパターン信号Ｓ１は、ｉ） Ａ （：
ｌ： ２江によりアナログ信号Ａに変１負され、ライ＞
Ｚ３を介してＡ Ｄ Ｃ１ｇに入力される。
様に対応して、たとえばＳビットで形成され、期待値パ
ターン信号Ｓ２は、それよりもビット数１）５い、たと
えば１２ビ・Ｉｌ・で形成される。Ｄ Ｕ Ｔ２に与え
ちれた入力テストパターン信号Ｓ１は、ｉ） Ａ （：
ｌ： ２江によりアナログ信号Ａに変１負され、ライ＞
Ｚ３を介してＡ Ｄ Ｃ１ｇに入力される。
Ａ Ｄ Ｃ１ｇは、Ｌ記アナログ信号Ａを、期待値パタ
ーンＳ２と同一ビット数くたとえば１２ビン）・）ｆ）
デジタル信号Ｄ３に変換して比較回路１ ｈグ）一方の
入力端子ｂ Ｏ−ｂ １ ｌに入力する。比較回路１ｈ
の他方の入力端子ａＯ〜ｚｔ １１には、期待値パター
ン信号Ｓ２の１２ビ７トデータが入力される。
ーンＳ２と同一ビット数くたとえば１２ビン）・）ｆ）
デジタル信号Ｄ３に変換して比較回路１ ｈグ）一方の
入力端子ｂ Ｏ−ｂ １ ｌに入力する。比較回路１ｈ
の他方の入力端子ａＯ〜ｚｔ １１には、期待値パター
ン信号Ｓ２の１２ビ７トデータが入力される。
比較回路１ｈは、マグニチェードコンバレータなとで実
現され、入力されたデジタル信号Ｄ３と期待値バタ一二
・信号Ｓ２との大小を比較し、Ｄ ３ ＝ Ｄ ２のと
き、出力端子ｘＯをハイレベルＩ） ３ 、’、：：−
Ｄ ２ ｙ）とき、出力端子Ｘｉをハ・ｆレベルＤ
３ Ｆ） ２のとき、出力端子ｘ２をハイレベルとす
る。
現され、入力されたデジタル信号Ｄ３と期待値バタ一二
・信号Ｓ２との大小を比較し、Ｄ ３ ＝ Ｄ ２のと
き、出力端子ｘＯをハイレベルＩ） ３ 、’、：：−
Ｄ ２ ｙ）とき、出力端子Ｘｉをハ・ｆレベルＤ
３ Ｆ） ２のとき、出力端子ｘ２をハイレベルとす
る。
判定回路１ｊは、比較回路１ ｈの出力端子ｘＯ〜ｘ２
に導出されるこれらのレベルを読取ることによ−）で、
Ｄ Ａ Ｃ２ａの適否を判定する。
に導出されるこれらのレベルを読取ることによ−）で、
Ｄ Ａ Ｃ２ａの適否を判定する。
第１実施例と同じく、分解能８ピツ■〜、許容誤差±１
、、、、’ ２ Ｌ Ｓ Ｂ 、電源電圧ｓ、ｏｏｖ
のＤＡＣ２ａを検査するｆ％きを想定する。入力テスト
バター〉・信号Ｓ １ ＝ 、４０ Ｈを与えた場き、
１２５−ｔ 。
、、、、’ ２ Ｌ Ｓ Ｂ 、電源電圧ｓ、ｏｏｖ
のＤＡＣ２ａを検査するｆ％きを想定する。入力テスト
バター〉・信号Ｓ １ ＝ 、４０ Ｈを与えた場き、
１２５−ｔ 。
４ ｍ Ｖを中心に１２６４ 、２〜１２４ Ｊ 、
６ ｍ Ｖ 力出力が適合範囲である。テストバター〉
発生器１ａは、入力テストパターン信号５ｔ（４０Ｈ）
と許容誤差（±１／２ＬＳＢ）とが設定されると、上限
値データ４０ＣＨと下限値データ３ Ｆ ＣＨの期待値
パターン信号Ｓ２を自動的にプログラムｆ￥戒する。
６ ｍ Ｖ 力出力が適合範囲である。テストバター〉
発生器１ａは、入力テストパターン信号５ｔ（４０Ｈ）
と許容誤差（±１／２ＬＳＢ）とが設定されると、上限
値データ４０ＣＨと下限値データ３ Ｆ ＣＨの期待値
パターン信号Ｓ２を自動的にプログラムｆ￥戒する。
人力バター〉信号Ｓ １ ＝ −１０Ｈに対してＤ Ａ
Ｃ２ａは、中心値１２５４．４ｍＶから−９ｍ Ｖず
れた１２５４．４ｍＶのアナログ信号Ａを出力したとす
る。このアナログ信号ＡはＡＤＣｌｇに入力され、期待
値パターンＳ２と同じ１２ビットのデジタル信号Ｄ３に
変換される。このときのデジタル信号［）３の１２ビッ
トデータは、１２５−１．４．′１．２２ ＝ １０２
８ ・・・（１０）すなわち４０４ Ｈ（０
１０００００００１００）が比較回路１ ｔｔの入力端
子ｂＯ−ｂ１１に入力される。比較回路１１１の他方の
入力端子ａＯ〜３１１１には、上限値データ４０ ＣＨ
と下限値データ３ＦＣＨが期待値パターン信号Ｓ２とし
て入力される。
Ｃ２ａは、中心値１２５４．４ｍＶから−９ｍ Ｖず
れた１２５４．４ｍＶのアナログ信号Ａを出力したとす
る。このアナログ信号ＡはＡＤＣｌｇに入力され、期待
値パターンＳ２と同じ１２ビットのデジタル信号Ｄ３に
変換される。このときのデジタル信号［）３の１２ビッ
トデータは、１２５−１．４．′１．２２ ＝ １０２
８ ・・・（１０）すなわち４０４ Ｈ（０
１０００００００１００）が比較回路１ ｔｔの入力端
子ｂＯ−ｂ１１に入力される。比較回路１１１の他方の
入力端子ａＯ〜３１１１には、上限値データ４０ ＣＨ
と下限値データ３ＦＣＨが期待値パターン信号Ｓ２とし
て入力される。
比較回路１ ｔｔは、デジタル５８号Ｄ３のデータ４０
゜４Ｈと上限値のデータ４０ ＣＨとを比較し、Ｄ２・
二りうであることから出力端子ｘ１をハイレベルとする
。次に下限値のデータ３ Ｆ ＣＨと比較し、Ｄ２・Ｄ
３であることか鼻゛、出力端子ｘ２をハイレベルとする
。この場合はデジタル信号Ｄ３のデータは期待値パター
ンＳ２の上限値と下限値の間に存在するので適合と判定
される。
゜４Ｈと上限値のデータ４０ ＣＨとを比較し、Ｄ２・
二りうであることから出力端子ｘ１をハイレベルとする
。次に下限値のデータ３ Ｆ ＣＨと比較し、Ｄ２・Ｄ
３であることか鼻゛、出力端子ｘ２をハイレベルとする
。この場合はデジタル信号Ｄ３のデータは期待値パター
ンＳ２の上限値と下限値の間に存在するので適合と判定
される。
上限値との比較時においてＤ３’・Ｄ２、あるいは下限
値とＪ）比較時にわいてＤ ３ ［：ｔ ２なｈＺば
、不り格であることは明白である。また上限値と））比
較時にＤ ３ ＝ Ｄ ２で出力端子ｘＯがハｆレヘＩ
Ｌとなり、下限値との比較時に［）３・Ｄ２で、出力端
子ｘ１が７′１イレベルとなり、あるいは下限値との比
較時にＤ３＝Ｄ２で出力端子ｘＯがハｆレベ７Ｌとなり
、上限値との比較時にＤ３″Ｄ２で、出力端子ｘ２がハ
イレベルとなれば、いずれも６ （３と判定される。
値とＪ）比較時にわいてＤ ３ ［：ｔ ２なｈＺば
、不り格であることは明白である。また上限値と））比
較時にＤ ３ ＝ Ｄ ２で出力端子ｘＯがハｆレヘＩ
Ｌとなり、下限値との比較時に［）３・Ｄ２で、出力端
子ｘ１が７′１イレベルとなり、あるいは下限値との比
較時にＤ３＝Ｄ２で出力端子ｘＯがハｆレベ７Ｌとなり
、上限値との比較時にＤ３″Ｄ２で、出力端子ｘ２がハ
イレベルとなれば、いずれも６ （３と判定される。
上述の実施例では、期待値パターン信号Ｓ２と、デジタ
ル信号Ｄ３とを、１２ビツトで構成させたけれども、Ｄ
Ａ Ｃ２；ｔの分解能に対応して、より多いビット数
（たとえば１６ビツト〉で構成させるようにすれば、さ
らに検査精度が向上することはいうまでもない。
ル信号Ｄ３とを、１２ビツトで構成させたけれども、Ｄ
Ａ Ｃ２；ｔの分解能に対応して、より多いビット数
（たとえば１６ビツト〉で構成させるようにすれば、さ
らに検査精度が向上することはいうまでもない。
発明１）効果
以上Ｊ）ように請求項第１項Ｊ）発明に従えば、検出手
段でそれらの間の偏差量が検出され、この偏差量が基準
偏差量の範囲内であれば、集積回路内の第１信弓変換手
段は比較的高精度であることが判定される。また前記（
偏差量が１４差量の範囲外であれば、前記第１信号変換
手段が比較的低精度であることが判定される。このよう
にして集積回路１）動ｆド状況が判定される。
段でそれらの間の偏差量が検出され、この偏差量が基準
偏差量の範囲内であれば、集積回路内の第１信弓変換手
段は比較的高精度であることが判定される。また前記（
偏差量が１４差量の範囲外であれば、前記第１信号変換
手段が比較的低精度であることが判定される。このよう
にして集積回路１）動ｆド状況が判定される。
このようにして上述したＰｉ数の構成要素を単一力装置
内に含む集積回路検査装置により、入力される第１の種
類の信号を第２の種類、７）信号に変換する第１信号′
！ｒ：１負手段を備える集積回路の動作状況が簡便な構
成にてしかも高精度にて検査することができる。
内に含む集積回路検査装置により、入力される第１の種
類の信号を第２の種類、７）信号に変換する第１信号′
！ｒ：１負手段を備える集積回路の動作状況が簡便な構
成にてしかも高精度にて検査することができる。
請求項第２項１）発明に従えば、基準信号と第２検査信
号とは比較手段に人力され、これらの大小関係が判定さ
れる。この判定結果に基づいて、第２検査信号が基準信
号の前記基準偏差量の範囲内にあるときは検査対象であ
る集積回路は比較的高精度であると判定され、範囲外の
ときには比較的低精度で、ちると判定される。
号とは比較手段に人力され、これらの大小関係が判定さ
れる。この判定結果に基づいて、第２検査信号が基準信
号の前記基準偏差量の範囲内にあるときは検査対象であ
る集積回路は比較的高精度であると判定され、範囲外の
ときには比較的低精度で、ちると判定される。
上述したような構成を一体的に備える集積回路検査装置
により、入力される第１の種類の信号に変換する第１信
号変換手段を備える集積回路の動ｆト状況が簡便な構成
にて、しがち高精度で検査される。
により、入力される第１の種類の信号に変換する第１信
号変換手段を備える集積回路の動ｆト状況が簡便な構成
にて、しがち高精度で検査される。
第１図は本発明のＩＪ＆積回路検査装置１の概要を示す
ブロック図、第２図は本発明の一実施例の集積回路検査
装置１の電気的ＩＩＪｉ！２を示すブロック図、第３図
は本発明の他の実施例の検査装置ｉｉ、＝＋電気的構成
を示すブロック図、第一１図は被検査素子の一例の内部
構造を示すブロック図て゛、ちる。 １．１１・・・集積回路検査装置、１ａ−・・テストパ
ターン発生器、１ｂ、１ｈ・・・比較回路、ｌ（、］ｊ
・−・判定回路、１ｄ・・・プログラマブル電源、１ｅ
・−・基準デジタル／アナログコンバータ、２・・・被
検査素子、２ａ・・・デジタル、′アナログコ〉バーク
、Ａ、Ａｔ、Ａ２・・・アナログ信号、Ｓｌ・・・入カ
バターン信号、Ｓ２・・・期待値パターン信号、Ｄ３−
・・デジタル信号 Ｏ２ 第 図 第 ４図
ブロック図、第２図は本発明の一実施例の集積回路検査
装置１の電気的ＩＩＪｉ！２を示すブロック図、第３図
は本発明の他の実施例の検査装置ｉｉ、＝＋電気的構成
を示すブロック図、第一１図は被検査素子の一例の内部
構造を示すブロック図て゛、ちる。 １．１１・・・集積回路検査装置、１ａ−・・テストパ
ターン発生器、１ｂ、１ｈ・・・比較回路、ｌ（、］ｊ
・−・判定回路、１ｄ・・・プログラマブル電源、１ｅ
・−・基準デジタル／アナログコンバータ、２・・・被
検査素子、２ａ・・・デジタル、′アナログコ〉バーク
、Ａ、Ａｔ、Ａ２・・・アナログ信号、Ｓｌ・・・入カ
バターン信号、Ｓ２・・・期待値パターン信号、Ｄ３−
・・デジタル信号 Ｏ２ 第 図 第 ４図
Claims (2)
- （１）入力される第１の種類の信号を第２の種類の信号
に変換する第１信号変換手段を備える集積回路の動作状
況を検査する集積回路検査装置において、 当該集積回路に与えられる前記第１の種類に属する検査
信号と、検査信号に対応しかつ検査信号よりも高精度で
前記第１の種類に属し、検査信号に対して予め定める基
準偏差量を有する第１基準信号とを作成して導出する信
号発生手段と、第１基準信号が入力され、第１信号変換
手段からの出力信号よりも高精度で第２の種類に属する
第２基準信号を出力する第２信号変換手段と、前記第１
信号変換手段出力と、第２基準信号とを比較して偏差量
を検出する比較手段とを含み、比較手段で検出される偏
差量と前記基準偏差量とに基づいて集積回路の動作の精
度を検査するようにしたことを特徴とする集積回路検査
装置。 - （２）入力される第１の種類の信号を第２の種類の信号
に変換する第１信号変換手段を備える集積回路の動作の
精度を検査する集積回路検査装置において、 当該集積回路に与えられる前記第１の種類に属する第１
検査信号と、第１検査信号に対応しかつ第１検査信号よ
りも高精度で前記第１の種類に属し、第１検査信号に対
して予め定める基準偏差量を有する基準信号とを作成し
て導出する信号発生手段と、 第１信号変換手段出力を前記基準信号と同精度で第１の
種類に属する第２検査信号に変換する第２信号変換手段
と、 基準信号と第２検査信号とが入力され、これらの大小関
係に基づいて集積回路の精度を検査するようにしたこと
を特徴とする集積回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197278A JP2636932B2 (ja) | 1989-07-28 | 1989-07-28 | 集積回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197278A JP2636932B2 (ja) | 1989-07-28 | 1989-07-28 | 集積回路検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359477A true JPH0359477A (ja) | 1991-03-14 |
| JP2636932B2 JP2636932B2 (ja) | 1997-08-06 |
Family
ID=16371804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197278A Expired - Fee Related JP2636932B2 (ja) | 1989-07-28 | 1989-07-28 | 集積回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636932B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005062836A (ja) * | 2003-07-28 | 2005-03-10 | Rohm Co Ltd | 有機ｅｌ駆動回路およびこの駆動回路の駆動電流の適否検査方法 |
| JP2011013122A (ja) * | 2009-07-02 | 2011-01-20 | Takumi Solutions Ltd | アナログｂｉｓｔ回路および電子システム |
-
1989
- 1989-07-28 JP JP1197278A patent/JP2636932B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005062836A (ja) * | 2003-07-28 | 2005-03-10 | Rohm Co Ltd | 有機ｅｌ駆動回路およびこの駆動回路の駆動電流の適否検査方法 |
| JP2011013122A (ja) * | 2009-07-02 | 2011-01-20 | Takumi Solutions Ltd | アナログｂｉｓｔ回路および電子システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2636932B2 (ja) | 1997-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |