JPH0359743A - 入出力処理装置における制御メモリのエラー処理方法 - Google Patents
入出力処理装置における制御メモリのエラー処理方法Info
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- JPH0359743A JPH0359743A JP1194294A JP19429489A JPH0359743A JP H0359743 A JPH0359743 A JP H0359743A JP 1194294 A JP1194294 A JP 1194294A JP 19429489 A JP19429489 A JP 19429489A JP H0359743 A JPH0359743 A JP H0359743A
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- Japan
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- microprogram
- control memory
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- error
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- Pending
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- 238000000034 method Methods 0.000 title claims description 3
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000011084 recovery Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101710165595 Mitochondrial pyruvate carrier 2 Proteins 0.000 description 1
- 102100025031 Mitochondrial pyruvate carrier 2 Human genes 0.000 description 1
- 101710101698 Probable mitochondrial pyruvate carrier 2 Proteins 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、揮発性の制御メモリを備え、これに格納され
ているマイクロプログラムによシ入出力装置とのデータ
転送を行なう入出力処理装置にシいて、制御メモリのマ
イクロプログラムにエラーの生じたとき、これの回復処
理を行なう方法に関するものである。
ているマイクロプログラムによシ入出力装置とのデータ
転送を行なう入出力処理装置にシいて、制御メモリのマ
イクロプログラムにエラーの生じたとき、これの回復処
理を行なう方法に関するものである。
入出力処理装置は、中央処理装置訃よび主メモリと接続
され、これらと入出力装置との間に介在し、制御メモリ
に格納されているマイクロプログラムの実行によシ入出
力装置とのデータ転送を処理するものとなって＞６．一
般に制御メモリとして揮発性のものが使用されているた
め、α線障害等によシマイクロプログラムにエラーを生
じた場合には、付加されている誤多訂正回路によシェラ
−を訂正するものとなっている。
され、これらと入出力装置との間に介在し、制御メモリ
に格納されているマイクロプログラムの実行によシ入出
力装置とのデータ転送を処理するものとなって＞６．一
般に制御メモリとして揮発性のものが使用されているた
め、α線障害等によシマイクロプログラムにエラーを生
じた場合には、付加されている誤多訂正回路によシェラ
−を訂正するものとなっている。
しかし、誤シ訂正回路による場合は、付加するハードウ
ェアが増大し高価になると共に、誤す訂正の所要時間が
大となり１稼働効率が低下する等の欠点を生じている。
ェアが増大し高価になると共に、誤す訂正の所要時間が
大となり１稼働効率が低下する等の欠点を生じている。
前述の課題を解決するため、本発明はつぎの手段によシ
構成するものとなっている。
構成するものとなっている。
すなわち、上述の入出力処理装置にかいて、制御メモリ
に格納されているマイクロプログラムにエラーの発生し
たとき、中央処理装置へチャネル障害として報告し、こ
れに応する中央処理装置からのチャネルクリア指令にし
たがい主メモリようマイクロプログラムを読み出し、こ
のマイクロプログラムを制御メモリへ再格納するものと
している。
に格納されているマイクロプログラムにエラーの発生し
たとき、中央処理装置へチャネル障害として報告し、こ
れに応する中央処理装置からのチャネルクリア指令にし
たがい主メモリようマイクロプログラムを読み出し、こ
のマイクロプログラムを制御メモリへ再格納するものと
している。
したがって、主メモリから必要とするマイクロプログラ
ムの再格納がなされるため、誤シ訂正回路が不要になる
と共に、回復が速やかとなる。
ムの再格納がなされるため、誤シ訂正回路が不要になる
と共に、回復が速やかとなる。
以下、実施例を示すブロック図によって本発明の詳細な
説明する。
説明する。
同図においては、入出力処理装置（以下、ｌ０Ｐ）１が
主メモリ（以下、ＭＭ）２および中央処理装置（以下、
ＣＰＵ）３と接続されていると共に、これらと入出力装
置（以下、ｌ０Ｅ）４ａ、４ｂとの間に介在して＞ｂ、
ｌ０Ｐ１は、入出力制御装置（以下、ｌ０Ｃ）１０、チ
ャネル装置（以下、ＣＨＥ）２０ａ 、 ２０ｂによシ
構成され、更に、ＣＨＥ ２０ｍ 、 ２０ｂは、２０
＆に例示するとおシ、書込制御回路（以下、ＷＴＣ）２
１、制御メモリ（以下、ＣＭ）２２、パリティチエツク
回路（以下、ＰＣ）２３、マイクロプログラム制御部（
以下、ＭＰＣ）２４、入出力インターフェイス（以下、
ｌ１０）２５、＆よび、データ転送部（以下、ＤＴＲ）
２６によシ構成されている。
主メモリ（以下、ＭＭ）２および中央処理装置（以下、
ＣＰＵ）３と接続されていると共に、これらと入出力装
置（以下、ｌ０Ｅ）４ａ、４ｂとの間に介在して＞ｂ、
ｌ０Ｐ１は、入出力制御装置（以下、ｌ０Ｃ）１０、チ
ャネル装置（以下、ＣＨＥ）２０ａ 、 ２０ｂによシ
構成され、更に、ＣＨＥ ２０ｍ 、 ２０ｂは、２０
＆に例示するとおシ、書込制御回路（以下、ＷＴＣ）２
１、制御メモリ（以下、ＣＭ）２２、パリティチエツク
回路（以下、ＰＣ）２３、マイクロプログラム制御部（
以下、ＭＰＣ）２４、入出力インターフェイス（以下、
ｌ１０）２５、＆よび、データ転送部（以下、ＤＴＲ）
２６によシ構成されている。
ここにおいて、ＣＰＵ３の実行するソフトウェアによシ
、ＭＭｌのチャネルプログラムにしたがい入出力動作の
指令をｌ０Ｐ１のｌ０Ｃ１０に対してＣＰＵ１から与え
ると、これに応じてｌ０Ｃ１０がＭＭＩから入出力動作
を行なうＣＨＥ２０の番号およびｌ０Ｅ４の番号等を読
み出し、これらの情報および他の必要とする情報をＭＰ
Ｃ２４へ与え、とれに動作を開始させる。
、ＭＭｌのチャネルプログラムにしたがい入出力動作の
指令をｌ０Ｐ１のｌ０Ｃ１０に対してＣＰＵ１から与え
ると、これに応じてｌ０Ｃ１０がＭＭＩから入出力動作
を行なうＣＨＥ２０の番号およびｌ０Ｅ４の番号等を読
み出し、これらの情報および他の必要とする情報をＭＰ
Ｃ２４へ与え、とれに動作を開始させる。
ＭＰＣ２４は０Ｍ２２に格納されているマイクロプログ
ラム（以下、ＭＰＧ）を実行し、ｌ１０２５を制御して
例えばＩＯＥ４ｍを起動し、ｌ１０２５＞よびＤＴＲ２
６を介してデータの転送を行ない、これが正常に終了す
れば、つぎに行なうべき指令をｒｏｃｌｏへ要求し、こ
れに応する指令が与えられると、同様の入出力動作を反
復する。
ラム（以下、ＭＰＧ）を実行し、ｌ１０２５を制御して
例えばＩＯＥ４ｍを起動し、ｌ１０２５＞よびＤＴＲ２
６を介してデータの転送を行ない、これが正常に終了す
れば、つぎに行なうべき指令をｒｏｃｌｏへ要求し、こ
れに応する指令が与えられると、同様の入出力動作を反
復する。
入出力動作がすべて終了すると、この旨をｌ０Ｃ１０へ
報告し、ｌ０Ｃ１０は必要とする情報をＭＭ２へ格納の
うえ、入出力動作の終了をＣＰＵ２へ報告する。
報告し、ｌ０Ｃ１０は必要とする情報をＭＭ２へ格納の
うえ、入出力動作の終了をＣＰＵ２へ報告する。
一方、ＰＣ２３は、０Ｍ２２から読み出されるＭＰＧの
パリティチエツクを行なってかり、これによシェラ−の
検出を行なったときは、この旨をｌ０Ｃ１０、ＭＰＣ２
４およびｌ１０２５へ通報するため、ＭＰＣ２４および
ｌ１０２５が直ちに動作を停止すると共に、ｌ０Ｃ１０
は、ＣＨＥ ２０ ｈ全体の障害発生を示すチャネル障
害としてＣＰＵ３へ報告を行なう。
パリティチエツクを行なってかり、これによシェラ−の
検出を行なったときは、この旨をｌ０Ｃ１０、ＭＰＣ２
４およびｌ１０２５へ通報するため、ＭＰＣ２４および
ｌ１０２５が直ちに動作を停止すると共に、ｌ０Ｃ１０
は、ＣＨＥ ２０ ｈ全体の障害発生を示すチャネル障
害としてＣＰＵ３へ報告を行なう。
するとＣＰＵ３は、再試行に必要な情報の退避処理等を
行なった後、当該チャネルを正常な状態に復帰させるた
めのチャネルクリア指令をｌ００１０に対して与える。
行なった後、当該チャネルを正常な状態に復帰させるた
めのチャネルクリア指令をｌ００１０に対して与える。
これに応じてｌ０Ｃ１０は、ＭＭＩに格納されている０
Ｍ２２用のＭＰＧを読み出し、これをＷＴＣ２１へ設定
のうえ、０Ｍ２２に対して再格納を行ない、ＭＭ１中の
ＭＰＧがすべて０Ｍ２２に再格納される壕で、これを反
復し、これが終了するとＭＰＣ２４に対して動作の開始
を指令する。
Ｍ２２用のＭＰＧを読み出し、これをＷＴＣ２１へ設定
のうえ、０Ｍ２２に対して再格納を行ない、ＭＭ１中の
ＭＰＧがすべて０Ｍ２２に再格納される壕で、これを反
復し、これが終了するとＭＰＣ２４に対して動作の開始
を指令する。
したがって、０Ｍ２２中には正常なＭＰＧが格納され、
これに応じてＭＰＣ２４が正常にデータ転送の制御を行
なうものとなる。
これに応じてＭＰＣ２４が正常にデータ転送の制御を行
なうものとなる。
なか、ＣＨＥ２０ｍ 、 ２０ｂに設けるｌ１０２５の
数は任意であシ、これが複数の場合には、エラーの検出
に応じ、ＭＰＣ２４によう制御されている複数チャネル
の障害としてＣＰＵ３へ報告が行なわれる。
数は任意であシ、これが複数の場合には、エラーの検出
に応じ、ＭＰＣ２４によう制御されている複数チャネル
の障害としてＣＰＵ３へ報告が行なわれる。
以上の説明によう明らかなとす、６本発明によれば、制
御メモリに格納されているマイクロプログラムにエラー
の発生したとき、主メモリよシマイクロプログラムを読
み出し制御メモリへ再格納するものとしたことにより、
誤シ訂正回路が不要になると共に、回復が速やかとなシ
、入出力処理装置における制御メモリのエラー処理に訃
いて顕著な効果が得られる。
御メモリに格納されているマイクロプログラムにエラー
の発生したとき、主メモリよシマイクロプログラムを読
み出し制御メモリへ再格納するものとしたことにより、
誤シ訂正回路が不要になると共に、回復が速やかとなシ
、入出力処理装置における制御メモリのエラー処理に訃
いて顕著な効果が得られる。
図は本発明の実施例を示すブロック図である。
１・・・・入出力処理装置、２・・・・主メモリ、３・
・・・中央処理装置、４ｍ、４ｂ・・・・入出力装置、
２０ａ 、 ２０ｂ・・・・チャネル装置、２１・・・
・書込制御回路、２２・・・・制御メモリ、２３・・・
・パリティチエツク回路、２４・・・・マイクロプログ
ラム制御部。
・・・中央処理装置、４ｍ、４ｂ・・・・入出力装置、
２０ａ 、 ２０ｂ・・・・チャネル装置、２１・・・
・書込制御回路、２２・・・・制御メモリ、２３・・・
・パリティチエツク回路、２４・・・・マイクロプログ
ラム制御部。
Claims (1)
- 中央処理装置および主メモリと接続され入出力装置との
データ転送を処理する入出力処理装置において、制御メ
モリに格納されているマイクロプログラムにエラーの発
生したとき、前記中央処理装置へチャネル障害として報
告し、これに応する前記中央処理装置からのチャネルク
リア指令にしたがい前記主メモリよりマイクロプログラ
ムを読み出し、該マイクロプログラムを前記制御メモリ
へ再格納することを特徴とした入出力処理装置における
制御メモリのエラー処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194294A JPH0359743A (ja) | 1989-07-28 | 1989-07-28 | 入出力処理装置における制御メモリのエラー処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194294A JPH0359743A (ja) | 1989-07-28 | 1989-07-28 | 入出力処理装置における制御メモリのエラー処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359743A true JPH0359743A (ja) | 1991-03-14 |
Family
ID=16322202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194294A Pending JPH0359743A (ja) | 1989-07-28 | 1989-07-28 | 入出力処理装置における制御メモリのエラー処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359743A (ja) |
-
1989
- 1989-07-28 JP JP1194294A patent/JPH0359743A/ja active Pending
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