JPH0661063B2 - 論理装置のエラ−回復方式 - Google Patents
論理装置のエラ−回復方式Info
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- JPH0661063B2 JPH0661063B2 JP61014798A JP1479886A JPH0661063B2 JP H0661063 B2 JPH0661063 B2 JP H0661063B2 JP 61014798 A JP61014798 A JP 61014798A JP 1479886 A JP1479886 A JP 1479886A JP H0661063 B2 JPH0661063 B2 JP H0661063B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理装置に発生したエラーを回復するエラー回
復方式に関する。
復方式に関する。
従来，命令再試行手段を有する論理装置（以下ＣＰＵと
いう）で命令実行中にエラーが発生すると，その命令の
再試行可否を判断し，再試行可能ならば命令を所定の回
数エラーが発生したＣＰＵにて再試行し，再試行回数が
所定の回数を越えるとエラーのない，即ち正常ＣＰＵに
よりそのエラー命令から再実行することによりＣＰＵの
エラーを回復する方式が採用されている（例えば特願昭
５５−１４１３２３号（特開昭57-64849号公報））。
いう）で命令実行中にエラーが発生すると，その命令の
再試行可否を判断し，再試行可能ならば命令を所定の回
数エラーが発生したＣＰＵにて再試行し，再試行回数が
所定の回数を越えるとエラーのない，即ち正常ＣＰＵに
よりそのエラー命令から再実行することによりＣＰＵの
エラーを回復する方式が採用されている（例えば特願昭
５５−１４１３２３号（特開昭57-64849号公報））。
ところで，上述のエラー回復方式の場合，複数のＣＰＵ
を備えるシステムにおいても所定の回数の命令再試行が
エラーが発生したＣＰＵ上で行われる。従ってその命令
再試行中に命令再試行不可となった場合，処理の継続性
が損なわれ，その結果，システムダウンあるいはジョブ
アボートが発生するという問題点がある。また，一つの
ＣＰＵを備えるシステムでは所定回数の命令再試行しか
行われないので，間欠故障が所定回数以上発生するとシ
ステムダウンが発生するという問題点がある。
を備えるシステムにおいても所定の回数の命令再試行が
エラーが発生したＣＰＵ上で行われる。従ってその命令
再試行中に命令再試行不可となった場合，処理の継続性
が損なわれ，その結果，システムダウンあるいはジョブ
アボートが発生するという問題点がある。また，一つの
ＣＰＵを備えるシステムでは所定回数の命令再試行しか
行われないので，間欠故障が所定回数以上発生するとシ
ステムダウンが発生するという問題点がある。
本発明によるＣＰＵのエラー回復方式は命令再試行を行
う機能を有する少なくとも一つのＣＰＵと，該ＣＰＵで
命令実行時にエラーが発生すると，該エラーが発生した
ＣＰＵでエラー命令を再試行するか，あるいは正常なＣ
ＰＵで前記エラーの発生した命令からの再実行を行うか
の選択機能を備え，エラー回復動作を制御するエラー回
復制御装置とを有するＣＰＵのエラー回復システムにお
いて，前記ＣＰＵの接続状態情報を保持する構成情報格
納手段と，前記ＣＰＵのステータスを保持するステータ
ス格納手段と，エラー回復動作モードを保持するエラー
回復モード格納手段と，エラーが発生したＣＰＵ上での
エラー命令の再試行回数を前記ＣＰＵ単位に保持するレ
ジスター手段とを有し，前記エラー回復制御装置は前記
エラー命令が再試行可であるかぎり前記レジスター手段
で示される回数だけ前記エラーが発生したＣＰＵ上で前
記エラー命令の再試行を行い，前記レジスター手段で示
される回数再試行すると，前記構成情報格納手段と前記
ステータス格納手段とから得た正常なＣＰＵの数及び前
記エラー回復モード格納手段の情報に基づいてＣＰＵの
エラー回復を指示するようにしたことを特徴としてい
る。
う機能を有する少なくとも一つのＣＰＵと，該ＣＰＵで
命令実行時にエラーが発生すると，該エラーが発生した
ＣＰＵでエラー命令を再試行するか，あるいは正常なＣ
ＰＵで前記エラーの発生した命令からの再実行を行うか
の選択機能を備え，エラー回復動作を制御するエラー回
復制御装置とを有するＣＰＵのエラー回復システムにお
いて，前記ＣＰＵの接続状態情報を保持する構成情報格
納手段と，前記ＣＰＵのステータスを保持するステータ
ス格納手段と，エラー回復動作モードを保持するエラー
回復モード格納手段と，エラーが発生したＣＰＵ上での
エラー命令の再試行回数を前記ＣＰＵ単位に保持するレ
ジスター手段とを有し，前記エラー回復制御装置は前記
エラー命令が再試行可であるかぎり前記レジスター手段
で示される回数だけ前記エラーが発生したＣＰＵ上で前
記エラー命令の再試行を行い，前記レジスター手段で示
される回数再試行すると，前記構成情報格納手段と前記
ステータス格納手段とから得た正常なＣＰＵの数及び前
記エラー回復モード格納手段の情報に基づいてＣＰＵの
エラー回復を指示するようにしたことを特徴としてい
る。
以下本発明について実施例によって説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図を参照して，このシステムは命令再試行を行う機能
を備えるＣＰＵ１０とＣＰＵ２０，及びＣＰＵ１０，２
０のエラー回復動作を制御するプログラム制御のエラー
回復制御装置３０を備えている。エラー回復制御装置３
０は例えばCPU１０で命令実行時にエラーが発生する
と，ＣＰＵ１０でこの命令（エラー命令）を再試行する
か，あるいはＣＰＵ２０でエラー命令（エラーの発生し
た命令）からの再実行を行うかの選択機能を備えてい
る。
１図を参照して，このシステムは命令再試行を行う機能
を備えるＣＰＵ１０とＣＰＵ２０，及びＣＰＵ１０，２
０のエラー回復動作を制御するプログラム制御のエラー
回復制御装置３０を備えている。エラー回復制御装置３
０は例えばCPU１０で命令実行時にエラーが発生する
と，ＣＰＵ１０でこの命令（エラー命令）を再試行する
か，あるいはＣＰＵ２０でエラー命令（エラーの発生し
た命令）からの再実行を行うかの選択機能を備えてい
る。
エラー回復制御装置３０には論理装置構成レジスター４
０，論理装置ステータスレジスター５０，エラー回復モ
ードレジスター６０，及び再試行回数レジスター７０が
連結されている。論理装置構成レジスター４０にはＣＰ
Ｕ１０，２０の接続状態情報が格納され，論理装置ステ
ータスレジスター５０にはＣＰＵ１０，２０のステータ
スが格納される。またエラー回復モードレジスター６０
には後述するようにＣＰＵ１０，２０のエラー回復モー
ドが格納され，再試行回数レジスター７０にはＣＰＵ単
位にエラーの発生したＣＰＵ（エラーＣＰＵ）上で命令
を再試行する際の回数が格納される。従って，際試行回
数レジスター７０はこの場合２つ備えられている。
０，論理装置ステータスレジスター５０，エラー回復モ
ードレジスター６０，及び再試行回数レジスター７０が
連結されている。論理装置構成レジスター４０にはＣＰ
Ｕ１０，２０の接続状態情報が格納され，論理装置ステ
ータスレジスター５０にはＣＰＵ１０，２０のステータ
スが格納される。またエラー回復モードレジスター６０
には後述するようにＣＰＵ１０，２０のエラー回復モー
ドが格納され，再試行回数レジスター７０にはＣＰＵ単
位にエラーの発生したＣＰＵ（エラーＣＰＵ）上で命令
を再試行する際の回数が格納される。従って，際試行回
数レジスター７０はこの場合２つ備えられている。
論理装置構成レジスター４０は第２図に示すように各Ｃ
ＰＵの接続状態情報がビット対応に示される（例えば，
ＣＰＵ１０の接続状態情報がビット０に，ＣＰＵ２０の
接続状態情報がビット１に示される）。そして，対応す
るビットが論理“１”の時対応するＣＰＵが接続されて
いることを表わす。論理装置ステータスレジスター５０
は第３図に示すように各ＣＰＵのステータスがビット対
応に示される（例えば，ＣＰＵ１０のステータス情報が
ビット０に，ＣＰＵ２０のステータス情報がビット１に
示される）。そして対応するビットが論理“１”の時対
応するＣＰＵが故障であることを示す。なお，論理装置
構成レジスター４０及び論理装置ステータスレジスター
５０はＣＰＵとビットとの対応関係が同一である。
ＰＵの接続状態情報がビット対応に示される（例えば，
ＣＰＵ１０の接続状態情報がビット０に，ＣＰＵ２０の
接続状態情報がビット１に示される）。そして，対応す
るビットが論理“１”の時対応するＣＰＵが接続されて
いることを表わす。論理装置ステータスレジスター５０
は第３図に示すように各ＣＰＵのステータスがビット対
応に示される（例えば，ＣＰＵ１０のステータス情報が
ビット０に，ＣＰＵ２０のステータス情報がビット１に
示される）。そして対応するビットが論理“１”の時対
応するＣＰＵが故障であることを示す。なお，論理装置
構成レジスター４０及び論理装置ステータスレジスター
５０はＣＰＵとビットとの対応関係が同一である。
第４図にエラー回復モードレジスター６０の構成を示
す。第４図を参照して，ビット０が論理“１”の場合に
は，正常なＣＰＵが存在すれば，エラー命令の再試行は
エラーの発生したＣＰＵ上では行わず，正常ＣＰＵでエ
ラー命令からの命令実行が行われる。一方，ビット１が
論理“１”の時，正常なＣＰＵが存在しない場合には，
エラー命令が再試行可である限り，エラーが発生したＣ
ＰＵ上で無限回命令再試行を行う。またビット８〜ビッ
ト１５はエラー命令が再試行可の場合にエラーの発生し
たＣＰＵ上でエラー命令を再試行する回数が示される。
す。第４図を参照して，ビット０が論理“１”の場合に
は，正常なＣＰＵが存在すれば，エラー命令の再試行は
エラーの発生したＣＰＵ上では行わず，正常ＣＰＵでエ
ラー命令からの命令実行が行われる。一方，ビット１が
論理“１”の時，正常なＣＰＵが存在しない場合には，
エラー命令が再試行可である限り，エラーが発生したＣ
ＰＵ上で無限回命令再試行を行う。またビット８〜ビッ
ト１５はエラー命令が再試行可の場合にエラーの発生し
たＣＰＵ上でエラー命令を再試行する回数が示される。
第５図に命令再試行回数レジスター７０の構成を示す。
命令再試行回数レジスター７０には命令再試行回数がセ
ットされる。
命令再試行回数レジスター７０には命令再試行回数がセ
ットされる。
次にエラー回復制御装置の動作について説明する。第１
図を参照して，初期状態において，エラー回復制御装置
３０はエラー回復モードレジスター６０の０ビット目を
調べ，論理“１”ならば，論理装置構成レジスター４０
と論理装置ステータスレジスター５０の排他的論理和を
とる。一方，２ビット以上，論理“１”のビットがある
と，再試行回数レジスター７０をゼロにする。エラー回
復モードレジスター６０の０ビット目が論理“０”，上
述の排他的論理和の結果がゼロ，あるいはエラー回復モ
ードレジスター６０が１ビットのみ論理“１”のときに
はエラー回復モードレジスター６０のビット８からビッ
ト１５の値を再試行可能レジスター７０へセットする。
図を参照して，初期状態において，エラー回復制御装置
３０はエラー回復モードレジスター６０の０ビット目を
調べ，論理“１”ならば，論理装置構成レジスター４０
と論理装置ステータスレジスター５０の排他的論理和を
とる。一方，２ビット以上，論理“１”のビットがある
と，再試行回数レジスター７０をゼロにする。エラー回
復モードレジスター６０の０ビット目が論理“０”，上
述の排他的論理和の結果がゼロ，あるいはエラー回復モ
ードレジスター６０が１ビットのみ論理“１”のときに
はエラー回復モードレジスター６０のビット８からビッ
ト１５の値を再試行可能レジスター７０へセットする。
第６図も参照して，エラー回復制御装置７０がエラー回
復制御を行う場合について説明する。
復制御を行う場合について説明する。
いま，ＣＰＵ１０でエラーが発生すると，ＣＰＵ１０は
エラー発生をエラー回復制御装置３０へ報告する。エラ
ー回復制御装置３０はＣＰＵ１０からエラー情報を得て
エラー命令が再試行可能かどうかを判断する（ステップ
１０１）。エラー回復制御装置３０は再試行不可なら
ば，論理装置ステータスレジスター５０内のエラーＣＰ
Ｕ（即ちＣＰＵ１０）が対応するビット（例えばビット
０）を論理“１”とし（ステップ１０６），命令再実行
不可の処理をする（ステップ１０７）。一方，再試行可
能ならば，エラーＣＰＵに対応する再試行回数レジスタ
ー７０を調べ（ステップ１０２），この対応する再試行
回数レジスター７０がゼロ以外であるなら，再試行回数
レジスター７０より１を引き（ステップ１０８），エラ
ーＣＰＵ上でエラー命令の再試行を行う（ステップ１０
９）。また，再試行回数レジスター７０がゼロならば，
論理装置構成レジスター４０と論理装置ステータスレジ
スター５０との排他的論理和をとり，この結果から論理
“１”のビット数によって正常なＣＰＵの有無を調べる
（論理“１”のビット数が２つ以上なら正常ＣＰＵ有，
ステップ１０３）。正常CPU有の場合，論理ステータス
レジスター５０中のエラーＣＰＵが対応するビットを論
理“１”とし（ステップ１０４），エラー命令から正常
ＣＰＵ上で再実行する（ステップ１０５）。一方，正常
CPUが存在しない場合，エラー回復モードレジスター６
０のビット１を調べ（ステップ１１０），このビット１
が論理“０”（即ち，エラーＣＰＵ上で有限回再試行）
ならば，論理装置ステータスレジスター５０のエラーＣ
ＰＵが対応するビットを論理“１”とし（ステップ１０
６），命令再実行不可の処理を行う（ステップ１０
７）。また，エラー回復モードレジスター６０のビット
１が論理“１”（エラーＣＰＵ上で無限回再試行）なら
ば，エラー回復モードレジスター６０の命令再試行回数
をエラーＣＰＵが対応する再試行回数レジスター70へセ
ットし（ステップ１１１），エラーＣＰＵ上でエラー命
令の再試行を行う（ステップ112）。なお，第１図に図
示していないが，エラー回復モードレジスター60の内容
はパネル等によって外部から設定することができる。即
ち，エラー回復モードレジスターにユーザー要求に合致
したエラー回復モードを設定できる。
エラー発生をエラー回復制御装置３０へ報告する。エラ
ー回復制御装置３０はＣＰＵ１０からエラー情報を得て
エラー命令が再試行可能かどうかを判断する（ステップ
１０１）。エラー回復制御装置３０は再試行不可なら
ば，論理装置ステータスレジスター５０内のエラーＣＰ
Ｕ（即ちＣＰＵ１０）が対応するビット（例えばビット
０）を論理“１”とし（ステップ１０６），命令再実行
不可の処理をする（ステップ１０７）。一方，再試行可
能ならば，エラーＣＰＵに対応する再試行回数レジスタ
ー７０を調べ（ステップ１０２），この対応する再試行
回数レジスター７０がゼロ以外であるなら，再試行回数
レジスター７０より１を引き（ステップ１０８），エラ
ーＣＰＵ上でエラー命令の再試行を行う（ステップ１０
９）。また，再試行回数レジスター７０がゼロならば，
論理装置構成レジスター４０と論理装置ステータスレジ
スター５０との排他的論理和をとり，この結果から論理
“１”のビット数によって正常なＣＰＵの有無を調べる
（論理“１”のビット数が２つ以上なら正常ＣＰＵ有，
ステップ１０３）。正常CPU有の場合，論理ステータス
レジスター５０中のエラーＣＰＵが対応するビットを論
理“１”とし（ステップ１０４），エラー命令から正常
ＣＰＵ上で再実行する（ステップ１０５）。一方，正常
CPUが存在しない場合，エラー回復モードレジスター６
０のビット１を調べ（ステップ１１０），このビット１
が論理“０”（即ち，エラーＣＰＵ上で有限回再試行）
ならば，論理装置ステータスレジスター５０のエラーＣ
ＰＵが対応するビットを論理“１”とし（ステップ１０
６），命令再実行不可の処理を行う（ステップ１０
７）。また，エラー回復モードレジスター６０のビット
１が論理“１”（エラーＣＰＵ上で無限回再試行）なら
ば，エラー回復モードレジスター６０の命令再試行回数
をエラーＣＰＵが対応する再試行回数レジスター70へセ
ットし（ステップ１１１），エラーＣＰＵ上でエラー命
令の再試行を行う（ステップ112）。なお，第１図に図
示していないが，エラー回復モードレジスター60の内容
はパネル等によって外部から設定することができる。即
ち，エラー回復モードレジスターにユーザー要求に合致
したエラー回復モードを設定できる。
また，エラー命令をエラーＣＰＵ上で再試行する際のＣ
ＰＵ及びエラー回復制御装置の動作，エラー命令以後の
命令を正常ＣＰＵで実行する際のＣＰＵ及びエラー回復
制御装置の動作については特願昭５５−１４１３２３号
（特開昭57-64849号公報）に記載されているのでここで
は説明を省略する。
ＰＵ及びエラー回復制御装置の動作，エラー命令以後の
命令を正常ＣＰＵで実行する際のＣＰＵ及びエラー回復
制御装置の動作については特願昭５５−１４１３２３号
（特開昭57-64849号公報）に記載されているのでここで
は説明を省略する。
上述の実施例ではＣＰＵが２つの場合について説明した
が，ＣＰＵが１つあるいは３つ以上の場合にも同様に動
作する。
が，ＣＰＵが１つあるいは３つ以上の場合にも同様に動
作する。
以上説明したように本発明ではエラー回復モードレジス
ターにユーザー要求に合致したエラー回復モードが設定
でき，複数ＣＰＵを備えるシステムではＣＰＵエラーに
よるシステムダウンまたはジョブアボートの発生確率が
減少し，一方，単一ＣＰＵのシステムでは処理続行性を
重視したシステムを構築できるという効果がある。
ターにユーザー要求に合致したエラー回復モードが設定
でき，複数ＣＰＵを備えるシステムではＣＰＵエラーに
よるシステムダウンまたはジョブアボートの発生確率が
減少し，一方，単一ＣＰＵのシステムでは処理続行性を
重視したシステムを構築できるという効果がある。
第１図は本発明によるエラー回復方式の一実施例を示す
ブロック図，第２図は論理装置構成レジスターの構成を
示す図，第３図は論理装置ステータスレジスターの構成
を示す図，第４図はエラー回復モードレジスターの構成
を示す図，第５図は再試行回数レジスターの構成を示す
図，第６図は論理装置（ＣＰＵ）エラーの回復制御を説
明するための流れ図である。 １０，２０……論理装置（ＣＰＵ），３０……エラー回
復制御装置，４０……論理装置構成レジスター，５０…
…論理装置ステータスレジスター，６０……エラー回復
モードレジスター，７０……再試行回数レジスター。
ブロック図，第２図は論理装置構成レジスターの構成を
示す図，第３図は論理装置ステータスレジスターの構成
を示す図，第４図はエラー回復モードレジスターの構成
を示す図，第５図は再試行回数レジスターの構成を示す
図，第６図は論理装置（ＣＰＵ）エラーの回復制御を説
明するための流れ図である。 １０，２０……論理装置（ＣＰＵ），３０……エラー回
復制御装置，４０……論理装置構成レジスター，５０…
…論理装置ステータスレジスター，６０……エラー回復
モードレジスター，７０……再試行回数レジスター。
Claims (2)
- 【請求項１】命令再試行を行う機能を有する少なくとも
一つの論理装置と，該論理装置で命令実行時にエラーが
発生すると，該エラーが発生した論理装置でエラー命令
を再試行するか，あるいは正常な論理装置で前記エラー
の発生した命令からの再実行を行うかの選択機能を備
え，エラー回復動作を制御するエラー回復制御装置とを
有する論理装置のエラー回復システムにおいて，前記論
理装置の接続状態情報を保持する構成情報格納手段と，
前記論理装置のステータスを保持するステータス格納手
段と，エラー回復動作モードを保持するエラー回復モー
ド格納手段と，エラーが発生した論理装置上でのエラー
命令の再試行回数を前記論理装置単位に保持するレジス
ター手段とを有し，前記エラー回復制御装置は前記エラ
ー命令が再試行可であるかぎり前記レジスター手段で示
される回数だけ前記エラーが発生した論理装置上で前記
エラー命令の再試行を行い，前記レジスター手段で示さ
れる回数再試行すると，前記構成情報格納手段と前記ス
テータス格納手段とから得た正常な論理装置の数及び前
記エラー回復モード格納手段の情報に基づいて論理装置
のエラー回復を指示するようにしたことを特徴とする論
理装置のエラー回復方式。 - 【請求項２】特許請求の範囲第１項の記載において，前
記エラー回復モード格納手段に格納されるエラー回復モ
ードは外部より設定可能であることを特徴とする論理装
置のエラー回復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014798A JPH0661063B2 (ja) | 1986-01-28 | 1986-01-28 | 論理装置のエラ−回復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014798A JPH0661063B2 (ja) | 1986-01-28 | 1986-01-28 | 論理装置のエラ−回復方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62173536A JPS62173536A (ja) | 1987-07-30 |
| JPH0661063B2 true JPH0661063B2 (ja) | 1994-08-10 |
Family
ID=11871067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014798A Expired - Fee Related JPH0661063B2 (ja) | 1986-01-28 | 1986-01-28 | 論理装置のエラ−回復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661063B2 (ja) |
-
1986
- 1986-01-28 JP JP61014798A patent/JPH0661063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62173536A (ja) | 1987-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |