JPS622334B2 - - Google Patents
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- Publication number
- JPS622334B2 JPS622334B2 JP55161516A JP16151680A JPS622334B2 JP S622334 B2 JPS622334 B2 JP S622334B2 JP 55161516 A JP55161516 A JP 55161516A JP 16151680 A JP16151680 A JP 16151680A JP S622334 B2 JPS622334 B2 JP S622334B2
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- JP
- Japan
- Prior art keywords
- cpu
- information
- logical
- group
- logical device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は情報処理システムにおける論理装置の
エラー回復方式に関する。
エラー回復方式に関する。
従来、マルチプロセツサシステムにおいて、１
個の論理装置が故障し回復できない場合に、故障
した論理装置で実行していた処理を他の論理装置
に継続するためには、例えば、特公昭47−36181
号公報記載のデータ処理装置のように、他の正常
な論理装置に救済のための回路が必要となるとい
う欠点がある。
個の論理装置が故障し回復できない場合に、故障
した論理装置で実行していた処理を他の論理装置
に継続するためには、例えば、特公昭47−36181
号公報記載のデータ処理装置のように、他の正常
な論理装置に救済のための回路が必要となるとい
う欠点がある。
本発明の目的は他の正常な論理装置に救済のた
めの回路を用意することなしに故障した論理装置
で実行していた処理を他の正常な論理装置に継続
することのできる論理装置のエラー回復方式を提
供することにある。
めの回路を用意することなしに故障した論理装置
で実行していた処理を他の正常な論理装置に継続
することのできる論理装置のエラー回復方式を提
供することにある。
本発明の方式は、第１の論理装置と、第２の論
理装置と、前記２つの論理装置により共通に使用
される主記憶装置とから構成された論理装置のエ
ラー回復方式において、前記第１の論理装置は命
令読出し実行用情報群を格納する格納手段と、再
試行可能なエラー発生時自装置内での回復が不可
能なときに命令の実行を停止させる停止手段と、
該エラーの発生時に前記格納手段に格納されてい
る情報群を自装置自身で前記主記憶装置に退避す
る退避手段とを具備し、前記第２の論理装置は前
記第１の論理装置から前記主記憶装置に退避され
た情報群を取込むための取込み手段を具備する。
理装置と、前記２つの論理装置により共通に使用
される主記憶装置とから構成された論理装置のエ
ラー回復方式において、前記第１の論理装置は命
令読出し実行用情報群を格納する格納手段と、再
試行可能なエラー発生時自装置内での回復が不可
能なときに命令の実行を停止させる停止手段と、
該エラーの発生時に前記格納手段に格納されてい
る情報群を自装置自身で前記主記憶装置に退避す
る退避手段とを具備し、前記第２の論理装置は前
記第１の論理装置から前記主記憶装置に退避され
た情報群を取込むための取込み手段を具備する。
次に本発明について図面を参照して詳細に説明
する。図を参照すると、本発明の一実施例は、エ
ラーを検出した中央処理装置（以下CPU）１
０、中断した処理を引継ぐCPU２０、CPU１０
のプログラム操作可能レジスタ群１３０、これら
レジスタ群１３０の情報を退避する退避レジスタ
群１４０、前記レジスタ群１３０と退避レジスタ
群１４０との間のデータ移送に使用するデータパ
ス１３５、制御線１１１および制御線１１２、前
記レジスタ群１３０を使用して命令を実行する演
算回路１１０、CPU１０のエラー検出回路１５
０、この回路１５０からの信号を伝送する制御線
１５２および制御線１５３、エラー時の回復可否
を制御する再試行制御回路１６０、この回路１６
０からの信号を伝送する制御線１６１および制御
線１６２、CPU１０とCPU２０とにより共用さ
れ中断情報を記憶する主記憶３０、主記憶３０と
前記退避レジスタ群１４０との間のデータ移送に
使用するデータパス１４５、CPU１０の処理の
中断を制御する中断制御回路１２０、この回路１
２０からの信号を伝送する制御線１２１および主
記憶３０の中断情報をCPU２０の退避レジスタ
群２４０に取込むためのデータパス２４５から構
成されている。
する。図を参照すると、本発明の一実施例は、エ
ラーを検出した中央処理装置（以下CPU）１
０、中断した処理を引継ぐCPU２０、CPU１０
のプログラム操作可能レジスタ群１３０、これら
レジスタ群１３０の情報を退避する退避レジスタ
群１４０、前記レジスタ群１３０と退避レジスタ
群１４０との間のデータ移送に使用するデータパ
ス１３５、制御線１１１および制御線１１２、前
記レジスタ群１３０を使用して命令を実行する演
算回路１１０、CPU１０のエラー検出回路１５
０、この回路１５０からの信号を伝送する制御線
１５２および制御線１５３、エラー時の回復可否
を制御する再試行制御回路１６０、この回路１６
０からの信号を伝送する制御線１６１および制御
線１６２、CPU１０とCPU２０とにより共用さ
れ中断情報を記憶する主記憶３０、主記憶３０と
前記退避レジスタ群１４０との間のデータ移送に
使用するデータパス１４５、CPU１０の処理の
中断を制御する中断制御回路１２０、この回路１
２０からの信号を伝送する制御線１２１および主
記憶３０の中断情報をCPU２０の退避レジスタ
群２４０に取込むためのデータパス２４５から構
成されている。
次に本発明の動作を順を追つて詳細に説明す
る。
る。
最初に通常状態における動作を説明する。
CPU１０で実行中の処理Ａが周辺装置（図示せ
ず）による入出力動作の終了を待つ必要の生じた
ときに、処理Ａは一時的に論理装置の使用を放棄
し、この放棄に応答してCPU１０は退避レジス
タ群１４０の退避情報を主記憶３０に退避して遊
休状態となる。遊休状態となつたCPU１０は実
行されることを待つている別の処理Ｂが存在する
ならば、主記憶３０から処理Ｂの中断情報を退避
レジスタ群１４０に取込んで、処理Ｂの実行を開
始する。処理Ａでの入出力動作が終了したならば
処理Ａは実行待状態となつて、CPU１０とCPU
２０が対称型であり主記憶３０を共有しているこ
とから、CPU１０またはCPU２０により実行さ
れる機会を待つ。その後にCPU２０が先に遊休
状態になつたならば、CPU２０は主記憶３０か
ら処理Ａの中断情報を退避レジスタ群２４０に取
込んで、処理Ａの実行を再開する。
CPU１０で実行中の処理Ａが周辺装置（図示せ
ず）による入出力動作の終了を待つ必要の生じた
ときに、処理Ａは一時的に論理装置の使用を放棄
し、この放棄に応答してCPU１０は退避レジス
タ群１４０の退避情報を主記憶３０に退避して遊
休状態となる。遊休状態となつたCPU１０は実
行されることを待つている別の処理Ｂが存在する
ならば、主記憶３０から処理Ｂの中断情報を退避
レジスタ群１４０に取込んで、処理Ｂの実行を開
始する。処理Ａでの入出力動作が終了したならば
処理Ａは実行待状態となつて、CPU１０とCPU
２０が対称型であり主記憶３０を共有しているこ
とから、CPU１０またはCPU２０により実行さ
れる機会を待つ。その後にCPU２０が先に遊休
状態になつたならば、CPU２０は主記憶３０か
ら処理Ａの中断情報を退避レジスタ群２４０に取
込んで、処理Ａの実行を再開する。
次にエラー時における動作を説明する。いま、
CPU１０でエラーが発生しエラー検出回路１５
０によりエラー検出されると、エラー検出回路１
５０は再試行制御回路１６０にエラー検出を報告
するとともに演算回路１１０に実行を停止するよ
うに指示する。再試行制御回路１６０は報告され
たエラーが再試行可能かどうかを調べ、再試行可
能であれば退避レジスタ群１４０の情報をプログ
ラム操作可能レジスタ群１３０に格納した後に演
算回路１１０に実行再開の起動をかける。規定回
数の再試行によつても回復しないときまたは再試
行不可能のとき、再試行制御回路１６０は中断制
御回路１２０に処理の中断を要求する。中断要求
を受けた中断制御回路１２０は、退避レジスタ群
１４０の情報を主記憶３０に退避して、CPU１
０で実行していた処理を実行待状態にする。この
とき、演算回路１１０は実行再開の起動がなされ
ていないために新たな処理の受入れが不可能とな
つている。従つて、CPU１０で実行されていた
処理は、通常状態のときとは異なり、CPU２０
のみで実行が再開されることを待つ。CPU２０
および主記憶３０は正常であるから、CPU２０
が遊休状態になつたときに、通常状態における動
作と同様に、CPU２０は主記憶３０からCPU１
０で実行していた処理の中断情報を退避レジスタ
群２４０に取込んで処理を引継ぐ。
CPU１０でエラーが発生しエラー検出回路１５
０によりエラー検出されると、エラー検出回路１
５０は再試行制御回路１６０にエラー検出を報告
するとともに演算回路１１０に実行を停止するよ
うに指示する。再試行制御回路１６０は報告され
たエラーが再試行可能かどうかを調べ、再試行可
能であれば退避レジスタ群１４０の情報をプログ
ラム操作可能レジスタ群１３０に格納した後に演
算回路１１０に実行再開の起動をかける。規定回
数の再試行によつても回復しないときまたは再試
行不可能のとき、再試行制御回路１６０は中断制
御回路１２０に処理の中断を要求する。中断要求
を受けた中断制御回路１２０は、退避レジスタ群
１４０の情報を主記憶３０に退避して、CPU１
０で実行していた処理を実行待状態にする。この
とき、演算回路１１０は実行再開の起動がなされ
ていないために新たな処理の受入れが不可能とな
つている。従つて、CPU１０で実行されていた
処理は、通常状態のときとは異なり、CPU２０
のみで実行が再開されることを待つ。CPU２０
および主記憶３０は正常であるから、CPU２０
が遊休状態になつたときに、通常状態における動
作と同様に、CPU２０は主記憶３０からCPU１
０で実行していた処理の中断情報を退避レジスタ
群２４０に取込んで処理を引継ぐ。
CPU１０とCPU２０は対称型であることか
ら、CPU２０が故障した場合に、CPU１０によ
り処理が引継がれることは明らかである。さら
に、CPUが３台以上の場合であつても、この発
明の方式が適用可能なことも明らかである。ま
た、本実施例は処理の救済に着目したものであつ
て、システム内の資源管理のために、障害の発生
を通知する手段を有しても、この発明の方式は有
効である。
ら、CPU２０が故障した場合に、CPU１０によ
り処理が引継がれることは明らかである。さら
に、CPUが３台以上の場合であつても、この発
明の方式が適用可能なことも明らかである。ま
た、本実施例は処理の救済に着目したものであつ
て、システム内の資源管理のために、障害の発生
を通知する手段を有しても、この発明の方式は有
効である。
本発明には、回復不可能なエラーの発生時に正
常な論理装置に救済のための回路を特別に用意す
ることなく、処理の連続性を保ちながら論理装置
の回復処理を行うことができるという効果があ
る。
常な論理装置に救済のための回路を特別に用意す
ることなく、処理の連続性を保ちながら論理装置
の回復処理を行うことができるという効果があ
る。
図は本発明の一実施例を示す図である。
図において、１０，２０……CPU、３０……
主記憶、１１０，２１０……演算回路、１２０，
２２０……中断制御回路、１３０，２３０……プ
ログラム制御可能レジスタ群、１４０，２４０…
…退避レジスタ群、１５０，２５０……エラー検
出回路、１６０，２６０……再試行制御回路、１
１５，１３５，１４５，２１５，２３５，２４５
……データパス、１１１，１１２，１１３，１１
４，１２１，１５１，１５２，１５３，１６１，
１６２，１６３，２１１，２１２，２１３，２１
４，２２１，２５１，２５２，２５３，２６１，
２６２，２６３……制御線。
主記憶、１１０，２１０……演算回路、１２０，
２２０……中断制御回路、１３０，２３０……プ
ログラム制御可能レジスタ群、１４０，２４０…
…退避レジスタ群、１５０，２５０……エラー検
出回路、１６０，２６０……再試行制御回路、１
１５，１３５，１４５，２１５，２３５，２４５
……データパス、１１１，１１２，１１３，１１
４，１２１，１５１，１５２，１５３，１６１，
１６２，１６３，２１１，２１２，２１３，２１
４，２２１，２５１，２５２，２５３，２６１，
２６２，２６３……制御線。
Claims (1)
- 【特許請求の範囲】 １ 第１の論理装置と、第２の論理装置と、前記
２つの論理装置により共通に使用される主記憶装
置とから構成された論理装置のエラー回復方式に
おいて、 前記第１の論理装置は命令読出し実行用情報群
を格納する格納手段と、再試行可能なエラー発生
時自装置内での回復が不可能なときに命令の実行
を停止させる停止手段と、該エラーの発生時に前
記格納手段に格納されている情報群を自装置自身
で前記主記憶装置に退避する退避手段とを具備
し、 前記第２の論理装置は前記第１の論理装置から
前記主記憶装置に退避された情報群を取込むため
の取込手段を具備することを特徴とする論理装置
のエラー回復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161516A JPS5785151A (en) | 1980-11-17 | 1980-11-17 | Error recovery system of logical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55161516A JPS5785151A (en) | 1980-11-17 | 1980-11-17 | Error recovery system of logical device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5785151A JPS5785151A (en) | 1982-05-27 |
| JPS622334B2 true JPS622334B2 (ja) | 1987-01-19 |
Family
ID=15736550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55161516A Granted JPS5785151A (en) | 1980-11-17 | 1980-11-17 | Error recovery system of logical device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5785151A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341943A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 論理装置のエラ−回復方式 |
| JPH0792763B2 (ja) * | 1988-11-16 | 1995-10-09 | 日本電気株式会社 | 障害処理方式 |
| JPH08329026A (ja) * | 1995-06-05 | 1996-12-13 | Nec Corp | ２重化プロセッサシステム |
-
1980
- 1980-11-17 JP JP55161516A patent/JPS5785151A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5785151A (en) | 1982-05-27 |
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