JPH035992A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばダイナミッ
ク型ＲＡＭ　（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。

〔従来の技術〕

マトリックス配置されたダイナミック型メモリセルから
読み出された信号は、出力回路の前段部にあたるメイア
ンプの入力に伝えられ、ここで増幅されて出力回路を通
して外部端子から送出される。ダイナミック型ＲＡＭに
関しては、例えば側サンエンスフオーラム社昭和５８年
１１月２８日発行「超ＬＳＩデバイスハンドブック１頁
２９１〜頁３０５がある。

〔発明が解決しようとする課題〕

選択されたメモリセルからの記憶情報は、データ線に微
小電位差として現れる。この微小電位差は、データ線に
結合されたセンスアンプにより増幅され、カラムスイッ
チ回路を介して共通相補データ線に伝達される。ここで
、共通相補データ線は、カラムスイッチ回路を構成する
スイッチＭ。

・５ＦＥＴが結合されてなることによって、比較的大き
な寄生容量を持つ。したがって、センスアンプにより増
幅された読み出し信号は、カラムスイッチ回路が動作さ
れ相補データ線と上記大きな寄生容量を持つ共通相補デ
ータ線とが結合されることによって、メイアンプの入力
部では、比較的小さなレベルになってしまう。それとと
もに、上記カラム選択動作に伴い相補データ線に共通相
補データ線が結合されるとそれらがセンスアンプに・対
して重い負荷を構成することとなるので、メイアンプに
伝えられるべき入力信号レベル差のセンスアンプによる
拡大が遅くなり、メインアンプ部での増幅動作に時間が
かかりるという問題を生じる。

また、１トランジスタ型のダイナミック型メモリセルで
は、ワード線の選択動作により記憶電荷が破壊的に読み
出される。それ故、センスアンプの増幅動作によって、
記憶用キャパシタにもとの電荷状態に戻すという再書き
込み動作が必要である。この再書き込み動作においても
、上記カラム選択動作に伴い相補データ線に共通相補デ
ータ線が結合されることによってセンスアンプの負荷が
重くなり、上記のように増幅動作に時間がかかると、そ
れに応じてメモリセルの再書き込み動作も遅くなるもの
である。

この発明の目的は、読み出し動作の高速化を図った半導
体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルが結合された相補データ線に、カ
ラムスイッチ回路を介して接続される共通相補データ線
に対して、メインアンプの入力と、所定のタイミング信
号により活性化されるラッチ形態の増幅ＭＯＳＦＥＴを
含む増幅回路とを接続させる。

〔作　用〕

上記した手段によれば、共通相補データ線に伝えられた
読み出し信号は、ラッチ形態の増幅回路により直流的に
も増幅されるから等価的にメンアンプの増幅動作の高速
化が図られる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の概略回路図が示されている。同図の各回
路素子は、公知のＣＭＯ５集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。同図において、チャンネル部分（バックゲ
ート）に矢印が付加されたＭＯＳＦＥＴはＰチャンネル
型である。

特に制服されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたＮ型
のソース領域、ドレイン領域及びかかるソース領域とド
レイン領域との間の半導体基板表面に薄い厚さのゲート
絶縁膜を介して形成されたポリシリコンからなるような
ゲート電極から構成される。ＰチャンネルＭＯＳＦＥＴ
は、上記半導体基板表面に形成されたＮ型ウェル領域に
形成される。これによって、半導体基板は、その上に形
成された複数のＮチャンネルＭＯＳＦＥＴの共通の基板
ゲートを構成する。Ｎ型ウェル領域は、その上に形成さ
れたＰチャンネルＭＯＳＦＥＴの基板ゲートを構成する
。ＰチャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型
ウェル領域は、第１図の電源端子ＶＣＣに結合される。

基板バイアス電圧発生回路■ＢＧは、電源端子Ｖｃｃと
基準電位端子（グランド端子）Ｖｓｓとの間に供給され
る＋５ｖのような正の電源電圧によって動作され、半導
体基板に供給すべき負のバックバイアス電圧−ｖｂｂを
発生する。これによって、ＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔの基板ゲートにバックバイアス電圧が加えられること
になり、その結果として、ＮチャンネルＭＯＳＦＥＴの
ソース、ドレインと基板間の寄生容量値が減少され、回
路の畜速動作化が図られる。また、基板に発生するマイ
ノリティ（少数）キャリアがバックバイアス電源側に吸
収されることによって回路素子のリーク電流が減少され
、情報記憶キャパシタに蓄積された情報電荷が失われる
ことが軽減されるためリフレッシュ周期を長くすること
ができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、すなわち、半導体配線領域
、キャパシタ形成領域、及びＮチャンネル及びＰチャン
ネル領域　Ｓ　Ｆ　ＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲーＩ・形成領域）とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ用の誘電
体膜としての比較的薄い厚さの絶縁膜（酸化膜）を介し
て１層目ポリシリコン層が形成されている。１層目ポリ
シリコン層は、フィールド絶縁膜上まで延長されている
。１層目ポリシリコン層の表面には、それ自体の熱酸化
によって形成された薄い酸化膜が形成されている。キャ
パシタ形成領域における半導体基板表面には、イオン打
ち込み法によるＮ型領域が形成されること、又は所定の
電圧が供給されることによってチャンネルが形成される
。これによって、ＩＮ目ポリシリコン層、薄い絶縁膜及
びチャンネル領域からなるキャパシタが形成される。フ
ィールド酸化膜上の１層目ポリシリコン層は、１種の配
線とみなされる。

チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極として２層目ポリシリコン層が形成されてい
る。この２層目ポリシリコン層は、フィールド絶縁膜上
及び１層目ポリシリコン層上に延長される。特に制限さ
れないが、後で説明するメモリアレイにおけるワード線
及びダミーワード線は、２層目ポリシリコン層から構成
される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層口ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合される。後で説明するメモリアレイにおけ
るデータ線は、特に制限されないが、この眉間絶縁膜上
に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭＡＲＹは、特に制限されないが、２交点
（折り返しピッ１４’り方式とされる。第１図には、そ
の一対の行が具体的に示されている。

例示的に示された一対の平行に配置された相補データ線
（ビット線又はデイジット線とも称される）ＤＯ，ＤＯ
に、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャ
パシタＣｓとで構成された複数のメモリセルのそれぞれ
の入出力ノードが同図に示すように所定の規則性をもっ
て配分されて結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補データ線ＤＯ。

００間に設けられたスイッチＭＯ５ＦＥＴにより構成さ
れる。ＭＯＳＦＥＴＱ５は、そのゲートに供給されるプ
リチャージ信号φｐｃによって、チップ非選択状態のと
き又はメモリセルが選択状態にされる前にオン状態にさ
れる。これにより、後述するセンスアンプＳＡの以前の
動作サイクルでの増幅動作によってハイレベル及びロウ
レベルニ゛すれていた相補データ線Ｄｏ、Ｄｏは、ＭＯ
ＳＦＥＴＱ５を介して短絡されることになるので共に約
Ｖｃｃ／２　（ＨＶＣ）のプリチャージ電圧レベルにさ
れることになる。なお、チップが比較的長い時間非選択
状態に置かれる場合、上記プリチャージレベルは、リー
ク電流等によって低下する。そこで、特に制限されない
が、この実施例では、上記ＭＯＳＦＥＴＱ５とともにプ
リチャージ信号φｐｃによって動作されるスイッチＭＯ
ＳＦＥＴＱ４５及びＱ４５を設けて、ハーフプリチャー
ジ電圧ＨＶＣを相補データ線Ｄｏ、Ｄｏに供給するよう
にする。このハーフプリチャージ電圧ＨＶＣを形成する
電圧発生回路は、その具体的回路は図示しないが、ＭＯ
ＳＦＥＴを電圧分圧抵抗とするような電圧分圧回路から
構成される。電圧発生回路は、上記リーク電流等を補う
程度の比較的小さな電流供給能力しか持てば充分であり
、分圧抵抗としてのＭＯＳ　Ｆ　ＥＴは比較的小さいコ
ンダクタンスを持つようにされる。これによって、電圧
発生回路によって消費電力が増大するのを抑えている。

なお、センスアンプＳＡは、ＲＡＭのチップ非選択状態
への移行等により上記プリチャージＭＯＳＦＥＴＱ５等
がオン状態にされる前に、非動作状態にされる。これに
より、上記相補データ線ＤＯ，Ｄｏはハイインピーダン
ス状態でハイレベルとロウレベルを保持するものとなっ
ている。センスアンプＳＡは、ＲＡＭが動作状態にされ
ると、それに応じて動作状態にされる。上記プリチャー
ジＭＯＳＦＥＴＱ５、Ｑ４５及びＱ４６等は、センスア
ンプＳＡが動作される前にオフ状態にされる。これによ
り、相補データ線ＤＯ，Ｄｏは、ハイインピーダンス状
態で上記ハーフプリチャージレベルを保持するものであ
る。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線ＤＯ，ＤＯのハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られる
。また、センスアンプＳＡの増幅動作において、上記プ
リチャージレベルを中心として相補データ線ＤＯ，Ｄｏ
がハイレベルとロウレベルのようにディファレンシャル
モードで変化される際の、容量カップリングにより発生
するノイズレベルを低減できるものとなる。

センスアンプＳＡは、それぞれメモリアレイＭＡＲＹの
相補データ線に一対一に対応された複数の単位回路から
なる。各単位回路ＵＳＡは、第１図にその１つが例示的
に示されているように、ＰチャンネルＭＯＳＦＥＴＱ７
．Ｑ９と、ＮチャンネルＭＯＳＦＥＴＱ６．Ｑ８とから
なるＣＭＯＳラッチ回路で構成され、その一対の入出力
ノードが対応する相補データ線Ｄｏ、Ｄｏに結合されて
いる。上記ラッチ回路には、特に制限されないが、パワ
ースイッチないし動作制御素子としての並列形態のＰチ
ャンネルＭＯＳＦＥＴＱＩ　２．Ｑｌ　３を通して電源
電圧Ｖｃｃが供給され、パワースイッチないし動作制御
素子としての並列形態のＮチャンネルＭＯＳＦＥＴＱＩ
　Ｏ，Ｑｌ　ｌを通して回路の接地電圧Ｖｓｓが供給さ
れる。これらのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，
Ｑｌ　１及びＭＯＳＦＥＴＱ４２．Ｑｌ　３は、同じメ
モリアレイ内の他の同様な行に設けられたラッチ回路（
単位回路）に対して共通に用いられる。言い換えるなら
ば、同じメモリアレイ内のラッチ回路におけるＰチャン
ネルＭＯ８ＦＥＴとＮチャンネルＭＯ８ＦＥＴとはそれ
ぞれそのソースＰＳ及びＳＮが共通接続される。特に制
限されないが、ＭＯＳＦＥＴＱＩ０及びＱ１２は、比較
的小さいコンダクタンスを持つようにされ、ＭＯＳＦＥ
ＴＱＩ　１及びＱ１３は、比較的大きなコンダクタンス
を持つようにされる。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルにおいてセンスアンプＳＡを活性化させよう
にハイレベル、ロウレベルにされる相補タイミングパル
スφｐａｌ　、　　φｐａｌが印加され、ＭＯＳＦＥＴ
ＱＩ　１．Ｑｌ　３のゲートには、上記タイミングパル
スφｐａｌ　ｒ　　φｐａｌより遅れてハイレベル、ロ
ウレベルにされる相補タイミングパルスφｐａ２　＋　
　φｐａ２が印加される。このようにすることによって
、センスアンプＳＡの動作は２段階に分けられる。タイ
ミングパルスφｐａｌ＋φｐａｌが発生されたとき、す
なわち第１段階においては、比較的小さいコンダクタン
スを持つＭＯＳＦＥＴＱ１０及びＱ１２による電流制限
作用によってメモリセルからの一対のデータ線間に与え
られた微小読み出し電圧は、不所望なレベル変動を受け
ることなく増幅される。上記センスアンプＳＡでの増幅
動作によって相補データ線電位の差が大きくされた後、
タイミングパルスφｐａ２．φｐａ２が発生されると、
すなわち第２段階に入ると、比較的大きなコンダクタン
スを持つＭＯＳＦＥＴＱＩ　１．Ｑｌ３がオン状態にさ
れる。センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱ
Ｉ　１．Ｑｌ　３がオン状態にされることによって速く
される。このように２段階に分けて、センスアンプＳＡ
の増幅動作を行わせることによって、相補データ線の不
所望なレベル変化を防止しつつデータの高速読み出しを
行うことができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲＩとＲＤＣＲ２との組
み合わせによってワード線を選択するように構成される
。第１のロウデコーダＲ−ＤＣＲＩは、２ビツトのアド
レス信号上０．土１をデコードし、タイミング信号φＸ
によって決められるタイミングにおいてデコード出力φ
ｘ００ないしφｘｌｌを形成する。第２のロウデコーダ
Ｒ−ＤＣＲ２は、それぞれ４ワード線に１個宛設けられ
た複数の単位回路ＵＤＣＲからなる。但し、第１図には
、第２のロウデコーダＲ−ＤＣＲ２の１単位回路分くワ
ード線４本分）が代表として示されている。図示の構成
に従うと、特に制限されないが、アドレス信号１２〜丁
ｍは、直列形態にされたＮチャンネル型の駆動ＭＯＳＦ
ＥＴＭＯＳＦＥＴＱ３２〜Ｑ３４のゲートに供給される
。Ｐチャンネル型の負荷ＭＯＳＦＥＴＱ３５のゲートに
は、その動作時に一時的にロウレベルにされる１シヨツ
トパルスφが供給される。この１シヨツトパルスφは、
例えば、ロウアドレスストローブ（１号ＲＡｓのロウレ
ベルによりロウアドレスバッファＲ−ＡＤＢ　（本質的
ではないが、第１図では、ロウアドレスバッファＲ−Ａ
ＤＢとカラムアドレスバッファＣ−ＡＤＢとをまとめて
表示している）の動作タイミング信号φａにが形成され
てからワード線選択タイミング信号φＸが発生される迄
の間ロウレベルにされる。したがって、上記１シヨツト
パルスφは、これらのタイミング信号を受けるタイミン
グ発生回路ＴＧ内の論理回路により形成される。上記負
荷ＭＯＳＦＥＴＱ３５と駆動ＭＯＳＦＥＴＱ３２〜Ｑ３
４によりナンド（ＮＡＮＤ）ゲート回路が構成され、上
記４本分のワード線選択信号が形成される。上記ナント
ゲート回路の出力は、一方において、ＣＭＯＳインバー
タＩＶＩで反転されＮチャンネル型のカットＭＯＳＦＥ
ＴＱ２８〜Ｑ３１を通して、スイッチ回路としてのＮチ
ャンネル型伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７のゲ
ートに伝えられる。上記ナントゲート回路は、ワンショ
ットパルスφによって駆動されることによって、ダイナ
ミック動作を行うようされるものであるので、出力レベ
ルを静的に保持するよう上記インバータ回路ＩＶ１の出
力をゲートに受けるＰチャンネル型ＭＯＳＦＥＴＱ３６
が結合されている。上記インバータ回路ＩＶＩとＭＯＳ
ＦＥＴＱ３６は、実質的なラッチ回路を構成する。かか
るラッチ回路の動作は、次のとおりである。すなわち、
上記出力信号を送出するＣＭＯＳインバータ回路ＩＶＩ
の出力信号は、上記負荷ＭＯＳＦＥＴＱ３５と並列形態
にされたＰチャンネル型の第２の負荷ＭＯＳＦＥＴＱ、
３６のゲートに帰還されることになる。これにより、上
記ナントゲート回路の出力信号がハイレベルにされたと
き、ＣＭＯＳインバータ回路ＴＶＩの出力信号のロウレ
ベルによって上記第２の負荷ＭＯＳＦＥＴＱ３６がオン
状態にされ、出力信号をハイレベルに維持させるもとな
る。また、上記ナントゲート回路の出力信号がロウレベ
ルなら、言い換えるならば、全てのアドレス信号１２〜
ａｍのハイレベルによって駆動ＭＯＳＦＥＴＱ３２〜Ｑ
３４が全てオン状態なら、これに応じて上記ＣＭＯＳイ
ンバータ回路ＩＶＩの出力信号がハイレベルにされるの
で負荷ＭＯＳＦＥＴＱ３６はオフ状態にされる。これに
より、上記ナントゲート回路にあっては、１シヨツトパ
ルスφがハイレベルにされた後において、上記オン状態
にされた駆動ＭＯＳＦＥＴＱ３２〜Ｑ３４を通しての直
流電流の消費はない。なお、上記第２のロウデコーダＲ
−ＤＣＲ２は、上記構成に代えて完全ＣＭＯＳスタティ
ック型のデコーダとするものであってもよい。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＱ、ａｌ
をデコードするデコーダと、かかるデコーダによって制
御される上記ＭＯＳ　Ｆ　ＥＴＱ２４．Ｑ２８等と同様
な伝送ゲー）ＭＯＳＦＥＴとカットＭＯＳＦＥＴとから
なるスイッチ回路を通してワード線選択タイミング信号
φＸから４通りのワード線選択タイミング信号φ×００
ないしφｘｌｌを形成する。これらのワード線選択タイ
ミング信号φｘＯＯ〜φｘｌｌは、上記伝送ゲート上記
ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して各ワード線に伝え
られる。なお、特に制限されないが、ロウデコーダＲ−
ＤＣＲ１は、ロウデコーダＲ−ＤＣＲ２と同じく１シヨ
ツトパルスφを受けてワード線選択動作を行うものであ
ってもよく、また上記同様に完全ＣＭＯＳスタティック
型のデコーダであってもよい。

特に制限されないが、タイミング信号φｘｏＯは、アド
レス信号ａＯ及びａｌが共にロウレベルにされていると
き、タイミング信号φＸに同期してハイレベルにされる
。同様に、タイミング信号φｘ０１、φｘｌＯ及びφ＋
ｄｌは、それぞれアドレス信号ａＯ及びａｌ、及びａＯ
及びａｌ、及びａＯ及びａｌがロウレベルにされている
ときそれぞれタイミング信号φＸに同期してハイレベル
にされる。

これによって、アドレス信号ａｌ（及びａｌ）は、複数
のワード線のうちのデータ線りに結合さ、れたメモリセ
ルに対応されたワード線群（ＷＯ２Ｗ１、以下、第１ワ
ード線群と称する）と、データ線りに結合されたメモリ
セルに対応されたワード線群（Ｗ２）Ｗ３）以下、第２
ワード線群と称する）とを識別するための一種のワード
線群選択信号とみなされる。

各ワード線と接地電位との間には、ＭＯＳＦＥＴＱ２０
〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ回路の
出力が印加されることによって、非選択時のワード線を
接地電位に固定させるものである。特に制限されないが
、各ワード線の遠端側（デコーダ側と反対側の端）には
、スイッチＭ○５ＦＥＴＱ３８〜Ｑ４１が設けられる。

これらのＭＯＳＦＥＴＱ３８〜Ｑ４１のゲートには、上
記タイミング信号φｘ００〜φｘｌｌと逆相のタイミン
グ信号−ＣＯＯ−ＷＣＩＩが供給される。これによって
、非選択のワード線を回路の接地電位に固定できるため
、ワード線相互の容量結合によって非選択のワード線が
、選択ワード線の立ち上がりに応じて中間電位に持ち上
がってしまうことが防止できる。

ロウデコーダＲ−ＤＣＲをＲ−ＤＣＲＩとＲ−ＤＣＲ２
のように２分割する場合、ロウデコーダＲ−ＤＣＲ２を
構成する単位回路ＵＤＣＲは、複数のワード線に対して
１個宛膜けられれば良く、半導体基板上でのピッチ（間
隔）をワード線のピッチとを合わせることが容易となる
。

カラムスイッチＣ−５Ｗは、代表として示されているＮ
チャンネルＭＯＳＦＥＴＱ４２．Ｑ４３のように、相補
データ線ＤＯ，Ｄｏと共通相補データ線ＣＤ、ＣＤとの
間に設けられたスイッチＭＯＳＦＥＴからなる。これら
のＭＯＳＦＥＴＱ４２）Ｑ４３のゲートには、後述する
カラムデコーダＣ−，ＤＣＲからの選択信号が供給され
る。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されるロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されるタイミ
ング信号φａｘによってその動作が制御され、かかるタ
イミング信号φａｘが発生されたとき、外部端子に供給
されているアドレス信号ＡＯｘＡｍをロウアドレス信号
として取り込み、上記ロウアドレスデコーダＲ−ＤＣＲ
１及びＲ−ＤＣＲ２に供給されるべき内部相補アドレス
信号ａＱ−ａｍを形成する。なお１４便宜上、上記外部
端子から供給されたアドレス信号ＡＯと同相の内部アド
レス信号と逆相の内部アドレス信号とを合わせて相補ア
ドレス信号ａＯと表記しているので注意されたいく以下
同じ）。

ロウアドレスバッファＲ−ＡＤＢは、また、マルチプレ
クサ機能を持つようにされる。後述するリフレッシュ制
御回路ＲＥＦＣから制御信号φｒｆが出力されると、ロ
ウアドレスバッファＲ−ＡＤＢは、外部端子からのアド
レス信号ではなく、リフレッシュ制御回路ＲＥＦＣから
のアドレス信号ｏｌ　〜ａｍ’を取り込む。

ロウアドレスデコーダＲ−ＤＣＲＩとＲ−ＤＣＲ２は、
上述のように上記相補アドレス信号ａＯ〜ａｍを解読し
て、ワード線選択タイミング信号φＸに同期してワード
線の選択動作を行う。

カラムアドレスバッファＣ−ＡＤＢは、外部端子から供
給されるカラムアドレスストローブ信号ＣＡＳに基づい
てタイミング発生回路ＴＧにより形成されるタイミング
信号φａｙによってその動作が制御され、かかるタイミ
ング信号ψａｙが発生されたとき外部端子に供給されて
いるアドレス信号ＡＯ＝Ａｎをカラムアドレス信号とし
て取り込み、カラムアドレスデコーダＣ−ＤＣＲに供給
されるべき内部相補アドレス信号ａＱｘａｎを形成する
。

カラムデコーダＣ−ＤＣＲは、基本的には上記アドレス
デコーダＲ−ＤＣＲ２と類似のアドレスデコーダ回路に
より構成され、カラムアドレスバッファＣ−ＡＤＢから
供給される相補アドレス信号ａ□−ａｎを解読してデー
タ線選択タイミング信号φｙに同期して上記カラムスイ
ッチＣ−５Ｗに供給すべき選択信号を形成する。

なお、前述のように同図においては、便宜上ロウアドレ
スバッファＲ−ＡＤＢとカラムアドレスバッファＣ−Ａ
ＤＢを合わせてアドレスバッファＲ，Ｃ−ＡＤＢのよう
に表している。

上記共通相補データ線ＣＤ、ＣＤ間には、プリチャージ
回路を構成するＮチャンネル型のプリチャージＭＯＳＦ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、上記単位のセンスアンプＵＳＡと同様な
回路構成の増幅回路ＡＭＰの一対の入出力ノードと、後
述するようなメインアンプＭＡの入力端子が結合されて
いる。

増幅回路ＡＭＰはタイミングパルスφρａ′により活性
化され、上記メインアンプＭＡは、タイミングパルスφ
ｍａにより活性化される。メイアンブＭＡの増幅出力信
号は、データ出力バッファＤＯＢの入力端子に供給され
る。データ出力バッファＤＯＢは、その動作がタイミン
グ信号φｒｗによって制御される。

通常動作における読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号φｒ−によって動作状
態にされ、メインアンプＭＡの出力信号に対応したデー
タ信号外部端子Ｄｏｕｔへ送出する。なお、通常動作モ
ードにおける書込み動作なら、そのときの上記タイミン
グ信号φｒｗによってデータ出力バッファＤＯＢの出力
（Ｄｏｕｔ　）はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバソフ
ァＤｒＢの出力端子が結合されている。

書込み動作ならば、データ入カバソファＤｒＢは、タイ
ミング信号φｒ−によって動作状態にされ、外部端子Ｄ
ｉｎから供給された書込み信号に従った相補書込み信号
を上記共通相補データ線ＣＤ、ＣＤに伝える。これによ
り、選択されたメモリセルへの書込みが行われる。なお
、読み出し動作なら、上記タイミング信号φｒｗによっ
てデータ人カバソファＤｒＢの出力はハイインピーダン
ス状態にされる。高速読み出し試験に対応させるため、
特に制限されないが、上記増幅回路ＡＭＰは、書き込み
動作のときにも動作され、データ人カバソファＤＩＢと
ともに作動して、複数の相補データ線を駆動できるよう
な大きな電流能力を持つようにされる。すなわち、相補
データ線を多重選択して、同じ書き込み信号を１つのワ
ード線に結合される全メモリセルに同時書き込みを可能
とするようにされる。

アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシ
タＣｓとからなるダイナミック型メモリセルへの書込み
動作において、情報記憶用キャパシタＣｓにフルライト
を行うため、言い換えるならば、アドレス選択用ＭＯ３
Ｆ已ＴＱｍ等のしきい値電圧によって情報記憶用キャパ
シタＣｓへの書込みハイレベルが低下してしまわないよ
うにするため、ワード線選択タイミング信号φＸ゛によ
って起動されるワード線ブートストラップ回路ＢＳＴが
設けられる。このワード線ブートストラップ回路ＢＳＴ
は、ワード線選択タイミング信号ψＸを受け、ワード線
選択タイミング信号φＸのハイレベルを電源電圧Ｖｃｃ
以上の高レベルとする。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＯは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥを受けて、上記一
連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路を持ち、かかる論理回路により、ロウ
アドレスストローブ信号ＲＡＳがロウレベルにされる前
にカラムアドレスストローブ信号ＣＡＳがロウレベルに
されたとき、それをリフレッシュモードとして判定する
。アドレスカウンタ回路は、上記ロウアドレスストロー
ブ信号ＲＡＳをカウント用クロックとして受け、リフレ
ッシュアドレス信号ａＱｌ　〜ａｍ’　を形成する。こ
のリフレッシュアドレス信号ａＯ°〜ａｍ’　は、上記
ロウアドレスバッファＲ−ＡＤＢを介してロウアドレス
デコーダ回路Ｒ−ＤＣＲＩ及びＲ−ＤＣＲ２に伝えられ
る。このため、リフレッシュ制御回路ＲＥＦＣは、リフ
レッシュモードのとき、上記アドレスバッファＲ−ＡＤ
Ｂの切り換えを行う制御信号φｒｆを発生する。

これによって、リフレッシュアドレス信号ａＯ。

〜ａｍ’　に対応された一本のワード線選択によるリフ
レッシュ動作が実行される（ＣＡＳビフオワ−ＲＡＳリ
フレッシュ）。

第２図には、上記ダイナミック型ＲＡＭにおけるデータ
の入力及び出力系回路の一実施例の回路図が示されてい
る。なお、同図に示した回路記号は、上記第１図の回路
素子に付したものと重複したものがあるが、それぞれ別
個のものであると理解されたい。

共通相補データ線ＣＤ、ＣＤは、メイアンプＭＡの入力
端子に結合されている。メインアンプＭＡは、特に制限
されないが、一対の初段差動増幅回路ＤＦＡＩと第２段
差動増幅回路ＤＦＡ２から構成される。一対の初段差動
増幅回路ＤＦＡＩのうちの一方は、Ｎチャンネル差動増
幅ＭＯＳＦＥＴＱ？、Ｑ８と、そのドレインと電源電圧
Ｖｃｃとの間に設けられたＰチャンネル負荷ＭＯＳ　Ｆ
　ＥＴＱ５．Ｑ６及び上記差動増幅ＭＯＳＦＥＴＱ７゜
Ｑ８の共通ソースと回路の接地電位点との間に設けられ
たＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１３
とにより構成される。上記負荷ＭＯＳＦＥＴＱ５．Ｑ６
は、電流ミラー形態にされることによってアクティブ負
荷回路を構成する。上記初段差動増幅回路ＤＦＡＬの他
方は、上記類似のＮチャンネル差動増幅ＭＯＳＦＥＴＱ
ＩＩ、Ｑ１２とＰチャンネル負荷ＭＯＳＦＥＴＱ９．Ｑ
ＩＯにより構成され、上記差動増幅ＭＯＳＦＥＴＱ１１
、Ｑ１２の共通ソースは、上記一方の差動増幅ＭＯＳＦ
ＥＴＱ７．Ｑ８の共通ソースと共通化され、上記パワー
スイッチＭＯＳＦＥＴＱ１３によりその動作の制御が行
われる。

上記一方の差動増幅回路における反転入力端子としての
ＮチャンネルＭＯＳＦＥＴＱ７のゲートと、他方の差動
増幅回路における非反転入力端子としてのＮチャンネル
ＭＯＳＦＥＴＱＩ　１のゲートは、共通相補データ線Ｃ
Ｄに結合されている。

また、上記一方の差動増幅回路における非反転入力端子
としてのＮチャンネルＭＯＳＦＥＴＱ８のゲートと、他
方の差動増幅回路における反転入力端子としてのＮチャ
ンネルＭＯ３ＦＢＴＱＩ　２のゲートは、上記共通相補
データ線ＣＤに結合されている。

上記一対の初段差動増幅回路ＤＦＡＩによって一対の出
力信号が形成される。この一対の出力信号は、上記初段
差動増幅回路と類似の回路によって構成された第２段差
動増幅回路ＤＦＡ２の一対の入力端子に供給される。こ
の第２段差動増幅回路ＤＦＡ２における各回路素子は、
上記初段増幅回路ＤＦＡ１のそれと同様であるので回路
記号とその説明を省略する。

上記メインアンプＭＡは、そのパワースイッチＭＯＳＦ
ＥＴＱ１３等のゲートに供給されるタイミング信号φＩ
ＩＩａによって活性化される。

データ出力回路ＤＯＢは、特に制■されないが、ナンド
（ＮＡＮＤ）ゲート回路Ｃ１，Ｇ２により構成されたラ
ッチ回路が設けられる。その一対の入力端子と電源電圧
Ｖｃｃとの間には、上記タイミング信号φｍａによって
制御されるＰチャンネル型のプリチャージＭＯＳＦＥＴ
Ｑ１４．Ｑ１５が設けられる。上記ＭＯＳＦＥＴＱ１４
とＧ１５は、メイアンプＭＡが非動作状態のとき、タイ
ミング信号φｍａによってオン状態にされて、上記入力
端子をハイレベル（論理“１″″）にする。このため、
上記ラッチ回路は情報保持状態とされる。ラッチ回路の
出力信号は、それぞれナントゲート回路Ｇ３とＣＭＯＳ
インバータ回路ＩＶＩ及びナントゲート回路Ｇ４とＣＭ
ＯＳインバータ回路ＩＶ２を介してプッシュプル形態の
Ｎチャンネル出力ＭＯＳＦＥＴＱ１６及びＧ１７のゲー
トにそれぞれ伝えられる。上記ナントゲート回路Ｇ３．
Ｇ４の他方の入力には、出力タイミング信号φｒ−が供
給される。この信号φｒ−がハイレベル（論理“１″）
の時、これに応じてナントゲート回路Ｇ３．Ｇ４がゲー
トを開いてＣＭＯＳインバータ回路ＩＶＩ。

ＩＶ２及び出力ＭＯＳＦＥＴＱＩ　６．Ｑｌ　７を介し
てその入力信号を外部端子Ｄｏｕｔへ送出させる。

なお、上記タイミング信号φｒＷが回路の接地電位のよ
うなロウレベルなら、ナントゲート回路Ｇ３゜Ｇ４の出
力は共にハイレベルになり、インバータ回路ＩＶＩ、Ｉ
Ｖ２の出力を共にロウレベルにさせる。これにより、出
力ＭＯＳＦＥＴＱＩ　６とＧ１７は共にオフ状態にされ
、その出力をハイインピーダンス状態にさせる。なお、
上記外部出力端子Ｄｏｕｔは、後述するデータ入力回路
ＤＩＢの入力端子が結合される外部入力端子Ｄｉｎと共
通化するものであってもよい。

外部入力端子Ｄｉｎは、データ入力回路ＤＩＢの入力端
子に接続される。このデータ入力回路ＤＩＢは、タイミ
ング信号φｒ−により活性化され、外部入力端子Ｄｉｎ
に供給された書き込みデータ信号と同相の書き込み信号
と逆相の書き込み信号を形成する。上記の相補の書き込
みデータ信号は、マルチプレクサを構成するＮチャンネ
ル伝送ゲートＭＯＳＦＥＴＱＩとＧ２を介して上記共通
相補データ線ＣＤ、ＣＤに供給される。

上記マルチプレクサを構成する伝送ゲートＭＯＳＦＥＴ
Ｑ１．Ｑ２は、そのゲートに供給される書き込み制御信
号Ｗによって、書き込みモードのときにオン状態にされ
る。書き込み動作モードのとき、上記データ入力回路Ｄ
ＩＢにより形成された書き込み信号−が共通相補データ
線ＣＤ、ＣＤ及びこのとき選択されているカラムスイッ
チ回路を通して相補データ線に伝えられ、ワード線が選
択状態にされたメモリセルに対して書き込み動作が行わ
れる。

上記共通相補データ線ＣＤ、ＣＤには、ラッチ回路から
なる増幅回路ＡＭＰが設けられている。

増幅回路ＡＭＰは、前記センスアンプＳＡと同様に、Ｐ
チャンネルＭＯＳＦＥＴＱ２０．Ｇ２２と、Ｎチャンネ
ルＭＯ５ＦＥＴＱ２１．Ｇ２３とからなるＣＭＯＳイン
バータ回路の入力と出力とが交差接続されてなるラッチ
回路で構成され、その−対の入出力ノードが上記共通相
補データ線ＣＤ。

ＣＤに結合されている。また、上記ラッチ回路には、そ
の動作タイミングを制御するためにＰチャンネルＭＯＳ
ＦＥＴＱ２４を通して電源電圧Ｖｃｃが供給され、Ｎチ
ャンネルＭＯＳＦＥＴＱ２５を通して回路の接地電圧Ｖ
ｓｓが供給される。これらのバ”）−ス４　ッ＋ＭＯＳ
ＦＥＴＱ２４．Ｇ２５のゲートには、動作サイクルにお
いて増幅回路ＡＭＰを活性化させるようにロウレベル、
ハイレベルにされる相補タイミングパルスφｐａｌ、φ
ｐａ゛　が印加される。この相補タイミングパルスφｐ
ａ′φｐａ°　は、例えば、センスアンプのタイミング
パルスφｐａ２及びφｐａ２に対してそれぞれの変化開
始タイミングが遅延された信号とされる。適当な遅延時
間の設定によって、上記相補タイミングパルスφｐａ”
、φｐａ゛　は、カラムスイッチ回路の選択動作により
共通相補データ線ＣＤ、ＣＤに選択されたデータ線から
の読み出し信号が伝えられた後に増幅回路ＡＭＰを活性
化するレベルにされる。

この実施例では、以下に説明する理由によってデータの
読み出し速度を充分速くできる。

先ず、メインアンプＭＡの入力に供給される読み出し信
号は、上記ラッチ形態の増幅回路ＡＭＰによって直流的
にも増幅されることになる。それ故、その入力信号のレ
ベルが増幅回路ＡＭＰの増幅動作に伴い大きくなり、等
価的にメインアンプＭＡの増幅動作を速くする。これに
より、読み出し動作の高速化が可能になる。

また、上記のように共通相補データ線ＣＤ、　　ＣＤに
対してもラッチ形態の増幅回路が設けられることに対応
して、カラム選択タイミングを早くできる。すなわち、
従来のダイナミック型ＲＡＭでは、センスアンプＳＡの
増幅動作により相補データ線のレベル差が十分太き（さ
れた後にカラム選択動作を行う必要があったが、この実
施例では共通相補データ線ＣＤ、ＣＤ側にもセンスアン
プと同様な増幅回路ＡＭＰが設けられるものであるから
、その増幅動作に必要なレベルが形成されると直ちにカ
ラム選択動作を行うことができるものである。また、相
補データ線及び共通相補データ線における信号がそれぞ
れラッチ形態の増幅回路により増幅されるものであるか
ら、データ線及び相補データ線が高速にハイレベルとロ
ウレベルに拡大するものとなる。これにより、上記メイ
ンアンプＭＡでの増幅時間が短くなることと相俟って、
読み出し動作の高速化が可能になる。

さらに、データ読み出しの速度を制限する要因としてノ
イズがあり、ノイズが大きい場合、信号レベルがノイズ
に対して充分大きくなるまで読み出しの実行ができない
こととなるが、この実施例の場合、ノイズが小さいこと
により高速の読み出しが可能になる。すなわち、上記の
ようなＣＭＯＳラッチ回路をセンスアンプＳＡ及び増幅
回路ＡＭＰとして利用する場合、相補データ線及び共通
相補データ線のレベルがハイレベルとロウレベルとに高
速に変化するため、ＮチャンネルＭＯＳＦＥＴとＰチャ
ンネルＭＯＳ　Ｆ　ＥＴとを通して流れる比較的大きな
貫通電流が流れる時間を短くできる。これにより、電源
線や接地線に発生するノイズレベルが低減されるととも
に低消費電力化が可能になる。

また、共通相補データ線ＣＤ、ＣＤにラッチ形態の増幅
回路ＡＭＰを設ける構成では、書き込み動作のときにも
増幅回路ＡＭＰを動作状態にし、データ入カバソファＤ
ＩＢの書き込み駆動能力を補助する機能を持たせること
ができる。これにより、データ人カバソファＤＩＢを構
成する素子サイズを大きくすることなく、テストモード
に備えて複数からなるデータ線に一括して同じデータを
書き込む機能を設けることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）カラムスイッチ回路を介してメモリセルが結合さ
れた相補データ線に接続される共通相補データ線に対し
て、所定のタイミング信号により活性化されるラッチ形
態の増幅回路を設けることにより、共通相補データ線に
伝えられた読み出し信号が上記増幅回路により直流的に
も増幅されるから等価的にメインアンプの増幅動作を高
速化することができるという効果が得られる。

（２）上記のように共通相補データ線ＣＤ、ＣＤに対し
てもラッチ形態の増幅回路が設けられることに対応して
、カラム選択タイミングを早くできるとともに、データ
線及び相補データ線が高速にハイレベルとロウレベルに
拡大して上記メインアンプＭＡでの増幅時間が短くなる
ことと相俟って、読み出し動作の高速化が可能になると
いう効果が得られる。

（３）相補データ線及び共通相補データ線のレベルがハ
イレベルとロウレベルとに高速に変化するため、センス
アンプや増幅回路を構成するＮチャンネルＭＯＳ　Ｆ　
ＥＴとＰチャンネルＭＯＳＦＥＴとを通して流れる比較
的大きな貫通電流が流れる時間を短くできる。これによ
り、電源線や接地線に発生するノイズの低減と低消費電
力化が可能になるという効果が得られる。

（４）共通相補データ線ＣＤ、ＣＤにラッチ形態の増幅
回路ＡＭＰを設ける構成では、書き込み動作のときにも
増幅回路ＡＭＰを動作状態にし、データ入カバソファＤ
ＩＢの書き込み駆動能力を補助する機能を持たせること
ができるるから、データ入カバソファＤＩＢを構成する
素子サイズを大きくすることなく、テストモードに備え
て複数からなるデータ線に一括して同じデータを書き込
む機能付加することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、センスアンプ
は、ＣＭＯ３回路の他、そのゲートとドレインが交差結
合されたＭＯＳＦＥＴを単位回路するものであってもよ
い。この場合、相補データ線には、アクティブリストア
回路が設けられる。メモリセルの読み出し基準電圧は、
前記のようにハーフプリチャージ電圧を用いるものの他
、ダミーセルによって基準電圧を形成するものとしても
よい。アドレス信号は、ロウ系とカラム系のそれぞれ独
立した端子から供給するものであってもよい。このよう
にダイナミック型ＲＡＭを構成する各回路の具体的構成
は種々の実施形態を採ることができる。

この発明は、上記ダイナミック型ＲＡＭのような読み出
し方式を採る半導体記憶装置に広く利用することができ
る。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、カラムスイッチ回路を介してメモリセル
が結合された相補データ線に接続される共通相補データ
線に対して、所定のタイミング信号により活性化される
ラッチ形態の増幅回路を設けることにより、共通相補デ
ータ線に伝えられた読み出し信号が上記増幅回路により
直流的にも増幅されるから等価的にメインアンプの増幅
動作を高速化することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、そのメインアンプ及びデータ出力回路とデー
タ入力回路の一実施例を示す回路図である。 ＭＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回路
、ＵＳＡ・・単位回路、ＳＡ・・センスアンプ、ＡＭＰ
・・増幅回路、ＭＡ・・メインアンプ、Ｃ−５Ｗ・・カ
ラムスイッチ、Ｒ，Ｃ−ＡＤＢ・・アドレスバッファ、
Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣＲ・・
カラムアドレスデコーダ、ＴＧ・・タイミング発生回路
、ＲＥＦＣ・・自動リフレッシュ回路、ＤＯＢ・・デー
タ出力ハッファ、ＤＩＢ・・データ人カバソファ、ＶＢ
Ｇ・・基板バイアス発生回路 第２図

Claims (1)

1. 【特許請求の範囲】 １）カラムスイッチ回路を介してメモリセルが結合され
   た相補データ線に接続される共通相補データ線と、この
   共通相補データ線の信号を増幅して出力回路に伝えるメ
   インアンプと、上記共通相補データ線に入出力ノードが
   結合され、所定のタイミング信号により活性化されるラ
   ッチ形態の増幅ＭＯＳＦＥＴを含む増幅回路とを備えて
   なることを特徴とする半導体記憶装置。 ２）上記相補データ線には、複数からなるダイナミック
   型メモリセルの入出力ノードと、その記憶情報を増幅す
   るラッチ形態の増幅ＭＯＳＦＥＴを含むセンスアンプが
   設けられるものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３）上記増幅回路とセンスアンプは、ラッチ形態のＣＭ
   ＯＳインバータ回路を含むものであることを特徴とする
   特許請求の範囲第２項記載の半導体記憶装置。