JPH01196797A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばダイナミッ
ク型ＲＡＭ　（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。

〔従来の技術〕

半導体技術の進展により、約１Ｍビットのような大記憶
容量を持つダイナミック型ＲＡＭが開発量産されつつあ
る。このような大記憶容量化に伴い、そのテスト時間が
増加してしまう。そこで、ＲＡＭ内部にテスト用回路を
設けて、メモリアレイに×４ビットの単位で同じ信号を
書き込むような機能が付加される。このような同じ信号
を書き込む機能を付加したＲＡＭに関しては、例えば三
菱電機−１９８５年発行「三菱技報ＪＶＯ１５９、隘９
がある。

〔発明が解決しようとする課題〕

上記のような従来技術においては、たかだか４ビツトを
同時に書き込むものであり、１Ｍビットを超えるような
大記憶容量化のＲＡＭへの全ビット書き込みには長時間
を費やすことになる。そこで、この方式を拡張させて同
時に書き込みビット数を増加させることも考えられるが
、それに応じて周辺回路（入出力線やメインアンプ）の
数が増加してチップサイズの増加を引き起こしてしまう
とともに、せいぜい１６ビツトや３２ビット程度が限界
であると考えられる。そのため、全ビットの書き込み時
間の短縮化の点では有効な解決手段とは言えない。

この発明の目的は、記憶情報の高速イニシャライズを実
現した半導体記憶装置を提供することある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。

すなわち、特定の外部端子から供給される信号に従って
ワード線の択一的な選択回路の機能を停止させるととも
に複数のワード線を同時選択状態にさせ、所定の信号を
同時に複数のデータ線に伝える。

〔作　用〕

上記した手段によれば、上記複数のワード線と複数のデ
ータ線との交点に配置される全メモリセルへの同時書き
込みが可能になる。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の概略回路図が示されている。同図の各回路素子
は、公知のＣＭＯ３集積回路の製造技術によって、特に
制限されないが、１個の単結晶シリコンのような半導体
基板上において形成される。同図において、チャンネル
部分（バックゲート）に矢印が付加されたＭＯＳ　Ｆ　
ＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。基板バイアス
電圧発生回路ＶＢＧは、半導体基板に供給すべき負のバ
ックバイアス電圧−ｖｂｂを発生する。これによって、
ＮチャンネルＭＯ３ＦＥＴの基板ゲートにバックバイア
ス電圧が加えられることになり、その結果として、Ｎチ
ャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレインと基板間
の寄生容量値が減少させられるため回路の高速動作化が
図られるとともに、基板に発生するマイノリティ　（少
数）キャリアが吸収され、情報記憶キャパシタに蓄積さ
れた情報電荷が失われることが軽減されるためリフレッ
シュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯ３ＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成頭載）（！：された表面部分以外
には、公知の選択酸化法によって形成された比較厚い厚
さのフィールド絶縁膜が形成されている。キャパシタ形
成領域は、特に制限されないが、キャパシタ形成領域上
には、比較的薄い厚さの絶縁膜（酸化膜）を介して１層
目ポリシリコン層が形成されている。１層目ポリシリコ
ン層は、フィールド絶縁膜上まで延長されている。１層
目ポリシリコン層の表面には、それ自体の熱酸化によっ
て形成された薄い酸化膜が形成されている。キャパシタ
形成領域における半導体基板表面には、イオン打ち込み
法によるＮ型領域が形成されること、又は所定の電圧が
供給されることによってチャンネルが形成される。これ
によって、１層目ポリシリコン層、薄い絶縁膜及びチャ
ンネル領域からなるキャパシタが形成される。フィール
ド酸化膜上の１層目ポリシリコン層は、１種の配線とみ
なされる。

チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極とするための２層目ポリシリコン層が形成さ
れている。この２層目ポリシリコン層は、フィールド絶
縁膜上及び１層目ポリシリコン層上に延長される。特に
制限されないが、後で説明するメモリアレイにおけるワ
ード線及び必要に応じて設けられるダミーワード線は、
２層目ポリシリコン層から構成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物轟入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１Ｎ目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合される。後で説明するメモリアレイにおけ
るデータ線は、特に制限されないが、この層間絶縁膜上
に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半４体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が代表として具体的に示され
ている。例示的に示された一対の平行に配置された相補
データ線（ビット線又はデイジット線）ＤＯ，ＤＯに、
アドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍと情報記憶用キャ
パシタＣｓとで構成された複数のメモリセルのそれぞれ
の入出力ノードが同図に示すように所定の規則性をもっ
て配分されて結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯ３Ｆ
ＥＴＱ５のように、相補データ線ＤＯ。

ＤＯ間に設けられたスイッチＭＯ３ＦＥＴにより構成さ
れる。ＭＯＳ　Ｆ　ＥＴＱ　５は、そのゲートに供給さ
れるプリチャージ信号φｐｃによって、チップ非選択状
態のとき又はメモリセルが選択状態にされる前にオン状
態にされる。これにより、前の動作サイクルにおいて、
後述するセンスアンプＳへの増幅動作による相補データ
線Ｄｏ、ＤＯのハイレベルとロウレベルを短絡して、相
補データ線−００，００を約Ｖｃｃ／２　（ＨＶＣ）の
プリチャージ電圧とする。なお、特に制限されないが、
チップが比較的長い時間非選択状態に置かれる場合、上
記プリチャージレベルは、リーク電流等によって低下す
る。そこで、この実施例では、スイッチＭＯ３ＦＥ’ｒ
Ｑ４５及びＱ４５を設けて、ハーフプリチャージ電圧Ｈ
ＶＣを供給するようにする。

このハーフプリチャージ電圧ＨＶＣを形成する電圧発生
回路は、その具体的回路は図示しないが、上記リーク電
流等を補うよう比較的小さな電流供給能力しか持たない
ようにされる。これによって、消費電力が増大するのを
抑えている。

ＲＡＭのチップ非選択状態等により上記プリチャージＭ
Ｏ３ＦＥＴＱ５等がオン状態にされる前に、上記センス
アンプＳＡは非動作状態にされる。

これにより、上記相補データｉＤＯ，ＤＯはハイインピ
ーダンス状態でハイレベルとロウレベルを保持するもの
となっている。また、ＲＡＭが動作状態にされると、セ
ンスアンプＳＡが動作状態にされる前に上記プリチャー
ジＭＯ３ＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態に
される。これにより、相補データ線Ｄｏ、Ｄｏは、ハイ
インピーダンス状態で上記ハーフプリチャージレベルを
保持するものである。

このようなハーフプリチャージ方式にあっては、＋［デ
ータ線ＤＯ，ＤＯのハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られる
。また、センスアンプＳＡの増幅動作において、上記プ
リチャージレベルを中心として相補データ線ＤＯ，ＤＯ
がハイレベルとロウレベルのようにコモンモードで変化
するので、容量カップリングにより発生するノイズレベ
ルを低減できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯ３ＦＥＴＱ６゜Ｑ８とからなるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線ＤＯ１ＤＯに結合されている。また
、上記ラッチ回路には、特に制限されないが、並列形態
のＰチャンネルＭＯ３ＦＥＴＱ１２．Ｑ１３を通して電
源電圧Ｖｃｃが供給され、並列形態のＮチャンネルＭＯ
３ＦＥＴＱＩ　Ｏ，Ｑｌ　１を通して回路の接地電圧■
ｓｓが供給される。これらのパワースイッチＭＯ３ＦＥ
ＴＱＩ　Ｏ，Ｑｌ　ｌ及びＭＯ３ＦＥＴＱＩ　２゜Ｑ１
３は、同じメモリアレイ内の他の同様な行に設けられた
ラッチ回路（単位回路）に対して共通に用いられる。言
い換えるならば、同じメモリアレイ内のラッチ回路にお
けるＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯＳ　
Ｆ　ＥＴとはそれぞれそのソースＰＳ及びＳＮが共通接
続される。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　、　　φｐａｌが印加され、
ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　＋　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　＋　　φｐａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａｌ＋φｐａｌが発生されたとき、すなわち第１段階に
おいては、比較的小さいコンダクタンスを持つＭＯ３Ｆ
ＥＴＱＩ　Ｏ及びＱ１２による電流制限作用によってメ
モリセルからの一対のデータ線間に与えられた微小読み
出し電圧は、不所望なレベル変動を受けることなく増幅
される。上記センスアンプＳＡでの増幅動作によって相
補データ線電位の差が大きくされた後、タイミングパル
スφｐａ２．φｐ　ａ　２が発生されると、すなわち第
２段階に入ると、比較的大きなコンダクタンスを持つＭ
Ｏ３ＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯ３ＦＥＴＱ１１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの扁速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている。図示の
構成に従うと、特に制限されないが、アドレス信号７２
〜ａｍは、直列形態にされたＮチャンネル型の駆動ＭＯ
Ｓ　Ｆ　ＥＴＭＯＳ　Ｆ　ＥＴＱ３２〜Ｑ３４のゲート
に供給される。Ｐチャンネル型の負荷ＭＯ３ＦＥＴＱ３
５のゲートには、その動作時に一時的にロウレベルにさ
れる１シヨツトパルスφが供給される。この１シヨツト
パルスφは、例えば、ロウアドレスストローブ信号ＲＡ
Ｓのロウレベルによりロウアドレスバッファの動作タイ
ミング信号が形成されてからワード線選択タイミング信
号φＸが発生させられる迄の間ロウレベルにされる。し
たがって、上記１シヨツトパルスφは、これらのタイミ
ング信号を受ける論理回路により形成される。上記負荷
ＭＯＳ　Ｆ　ＥＴＱ３５と駆動ＭＯ５ＦＥＴＱ３２〜Ｑ
３４によりナンド（ＮＡＮＤ）ゲート回路が構成され、
上記４本分のワード線選択信号が形成される。上記ナン
ドゲート回路の出力は、一方において、ＣＭＯＳインバ
ータＩＶＩで反転されＮチャンネル型のカフ　トＭＯ３
ＦＥＴＱ２８〜Ｑ３１を通して、スイッチ回路としての
Ｎチャンネル型伝送ゲートＭＯ３ＦＥＴＱ２４〜Ｑ２７
のゲートに伝えられる。

上記ナントゲート回路は、それ自体ダイナミック動作を
行うものであるので、次のラッチ回路が付加される。上
記出力信号を送出するＣＭＯＳインバータ回路ＩＶＩの
出力信号は、他方において上記負荷ＭＯ３ＦＥＴＱ３５
と並列形態にされたＰチャンネル型の第２の負荷ＭＯ３
ＦＥＴＱ３６のゲートに帰還される。これにより、上記
ナントゲート回路の出力信号がハイレベルにされたとき
、ＣＭＯＳインバータ回路ＩＶＩの出力信号のロウレベ
ルによって上記第２の負荷ＭＯ３ＦＥＴＱ３６がオン状
態にされ、出力信号をハイレベルに維持させるもとなる
。また、上記ナントゲート回路の出力信号がロウレベル
なら、言い換えるならば、全てのアドレス信号ａ２〜ａ
ｍのハイレベルによって駆動ＭＯ３ＦＥＴＱ３２〜Ｑ３
４が全てオン状態なら、上記ＣＭ　ＯＳインバータ回路
Ｉｖ１の出力信号のハイレベルによって負荷ＭＯ３ＦＥ
ＴＱ３６はオフ状態にされる。これにより、上記ナント
ゲート回路にあっては、１シヨツトパルスφがハイレベ
ルにされた後において、上記オン状態にされた駆動ＭＯ
３ＦＥＴＱ３２〜Ｑ３４を通して直流電流が消費されな
い。上記第２のロウデコーダＲ−ＤＣＲ２は、上記構成
に代えて完全ＣＭＯＳスタティック型のデコーダとする
ものであってもよい。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ピントの相補アドレス信号ａＱ、ａｌ
で形成されたデコード信号によって選択される上記同様
な伝送ゲートＭＯ３ＦＥＴとカットＭＯ３ＦＥＴとから
なるスイッチ回路を通してワード線選択タイミング信号
φＸから４通りのワード線選択タイミング信号φｘＯＯ
ないしφｘｌｌを形成する。これらのワード線選択タイ
ミング信号φｘＯＯ〜φｘｌｌは、上記伝送ゲート上記
ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線に伝え
られる。なお、特に制限されないが、ロウデコーダＲ−
ＤＣＲ１は、ロウデコーダＲ−ＤＣＲ２と同じく１シヨ
ツトパルスφを受けてワード線選択動作を行うものであ
ってもよく、また上記同様に完全ＣＭＯＳスタティック
型のデコーダであってもよい。

特に制限されないが、タイミング信号φｘＯＯは、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号τＯ及びａｌ、及びａＯ及び
丁１、及びＴＯ及び丁１がロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及び丁１は、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯ，Ｗｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
セ・ることができる。その結果、無駄な空間が半導体基
板上に生じない。各ワード線と接地電位との間には、Ｍ
Ｏ３ＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上
記ＮＡＮＤ回路の出力が印加されることによって、非選
択時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）には、スイッチＭＯ３ＦＥＴ
Ｑ３８〜Ｑ４１が設けられる。これらのＭＯ３ＦＥＴＱ
３８〜Ｑ４１のゲートには、上記タイミング信号φｘ０
０〜φｘｌｌ　と逆相のタイミング信号−ＣＯＯ−ＷＣ
ＩＩが供給される。これによって、非選択のワード線を
回路の接地電位に固定できるため、ワード線相互の容量
結合によって非選択のワード線が、選択ワード線の立ち
上がりに応じて中間電位に持ち上がってしまうことが防
止できる。

カラムスイッチＣ−５Ｗは、代表として示されているＮ
チャンネルＭＯＳＦＥＴＱ４２．Ｑ４３のように、相補
データ線ＤＯ，Ｄｏと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯ３ＦＥＴＱ４２．Ｑ４
３のゲートには、後述するカラムデコーダＣ−ＤＣＲか
らの選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号φｒにより動作状態にされ、その動作状態にお
いて上記ロウアドレスストローブ信号ＲＡＳに同期して
外部端子から供給されたアドレス信号ＡＯ−Ａｍを取す
込み、それを保持するととに内部相補アドレス信号ａＯ
〜ａｍを形成して上記ロウアドレスデコーダＲ−ＤＣＲ
１及びＲ−ＤＣＲ２に伝える。ここで、上記外部端子か
ら供給されたアドレス信号ＡＯと同相の内部アドレス信
号と逆相の内部アドレス信号とを合わせて相補アドレス
信号ａＯとするものである。（以下、同じ）。ロウアド
レスデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２は、上述のよ
うに上記相補アドレス信号ａＱｘａｍを解読して、ワー
ド線選択タイミング信号φＸに同期してワード線の選択
動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発注回路ＴＧにより形成さ
れたタイミング信号φＣにより動作状態にされ、その動
作状態において上記カラムアドレスストローブ信号ＣＡ
Ｓに同期して外部端子から供給されたアドレス信号ＡＯ
＝Ａｎを取り込み、それを保持するととに内部相補アド
レス信号ａＯ〜ａｎを形成してカラムアドレスデコーダ
Ｃ−ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、基本的には上記アドレス
デコーダＲ−ＤＣＲ２と類似のアドレスデコーダ回路に
より構成され（カラムアドレスバッファＣ−ＡＤＢから
供給される相補アドレス信号ａ（１−ａｎを解読してデ
ータ線選択タイミング信号φｙに同期して上記カラムス
イッチＣ−５Ｗに供給すべき選択信号を形成する。

なお、同図においては、上記のようなロウアドレスバッ
ファＲ−ＡＤＢとカラムアドレスバッファＣ−ＡＤＢを
合わせてアドレスバッファＲ，Ｃ−ＡＤＢのように表し
ている。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯ３ＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメイアンプＭＡの信号は
、データ出カバソファＤＯＢを介して外部端子Ｄｏｕｔ
へ送出される。読み出し動作ならば、データ出カバソフ
ァＤＯＢはそのタイミング信号φｒｗによって動作状態
にされ、上記このとき動作状態にされるメインアンプＭ
Ａの出力信号を増幅して外部端子Ｄｏｕｔから送出する
。書込み動作なら、上記タイミング信号φｒ−によって
データ出カバソファＤＯＢの出力（Ｄｏｕｔ）はハイイ
ンピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバソフ
ァＤＩＨの出力端子が結合される。書込み動作ならば、
データ入カバソファＤＩＢは、そのタイミング信号φｒ
ｗによって動作状態にされ、外部端子Ｄｉｎから供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、　ＣＤに伝えることにより、選択された
メモリセルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φｒｗによってデータ入カバ
ソファＤＩＨの出力はハイインピーダンス状態にされる
。なお、後述するような高速クリア動作（高速イニシャ
ライズ）のために上記データバッファＤＩＢは、必要に
応じて複数の相補データ線を駆動できるような大きな電
流能力を持つようにされる。すなわち、相補データ線を
多重選択して、同じ書き込み信号を全メモリセルに同時
書き込むことを可能とする駆動能力が付加される。

上記のようにアドレス選択用ＭＯ３ＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧により情
報記憶用キャパシタＣｓへの書込みハイレベルのレベル
損失が生じないようにするため、ワード線選択タイミン
グ信号φＸ゛によって起動されるワード線ブートストラ
ップ回路ＢＳＴが設けられる。このワード線ブートスト
ラップ回路ＢＳＴは、ワード線選択タイミング信号φＸ
゛とその遅延信号を用いて、ワード線選択タイミング信
号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベルと
する。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥを受けて、上記一
連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、タイミング発生回路ＴＧに含まれる論理
回路において、ロウアドレスストローブ信号ＲＡＳがロ
ウレベルにされる前にカラムアドレスストローブ信号Ｃ
ＡＳがロウレベルにされたとき出力される制御信号を受
けて、ロウアドレスストローブ信号ＲＡＳをクロックと
するアドレスカウンタ回路により形成されたリフレッシ
ュアドレス信号ａＯ’　〜ａｍ’　を送出させる。この
リフレッシュアドレス信号ａＱ″〜ａｍ’　は、マルチ
プレクサ機能を持つ上記ロウアドレスバッファＲ−ＡＤ
Ｂを介してロウアドレスデコーダ回路Ｒ−ＤＣＲ１及び
Ｒ−ＤＣＲ２に伝えられる。このため、リフレッシュ制
御回路ＲＥＦＣは、リフレッシュモードのとき、上記ア
ドレスバッファＲ−ＡＤＢの切り換えを行う制御信号を
発生させる（図示せず）。これによって、リフレッシュ
アドレス信号ａＯ°〜ａｍ’　に対応された一本のワー
ド線選択によるリフレッシュ動作が実行される（ＣＡＳ
ビフォワーＲＡＳリフレッシュ）。

この実施例では、高速イニシャライズを実現するために
次の各回路が付加される。

外部端子ＮＣは、クリア信号発生回路ＣＬＧの入力に結
合される。この端子ＮＧは、特に制限されないが、プル
アンプ抵抗Ｒが設けられることにより、外部から信号が
供給されない状態では電源電圧Ｖｃｃにされている。

このクリア信号発生回路ＣＬＧは、特に制限されないが
、上記端子ＮＣを電源電圧Ｖｃｃ以上の高いレベルに設
定したとき、クリアモード信号φ、Ｌとワード線選択信
号φ、１．を発生させる。

上記データ人力バッファＤＩＢの出力部には、上記クリ
アモード信号φＣＬを受けて、データバッファＤＩＢの
出力信号を受けて相補書き込み信号φ。とφ。を形成す
るクリア書き込み回路ＣＷＡが設けられる。

一方、メモリアレイＭ−ＡＲＹの相補データ線Ｄｏ、Ｄ
Ｏ等には、上記クリアモード信号φＣＬによりスイッチ
制御されるＭＯ３ＦＥＴＱ３８．Ｑ３９が設けられ、上
記クリア書き込み回路ＣＷＡにより形成された書き込み
信号φ。とφ。が伝えられる。図示しない他の相補デー
タ線についても上記同様なスイッチＭＯＳ　Ｆ　ＥＴが
設けられるので、全相補データ線には上記データ人力バ
ッファＤ■Ｂを通した書き込み信号が伝えられることに
なる。

一方、上記ワード線選択信号φ、Ｌは、ゲートに定常的
に回路の接地電位が与えられることによってオン状態に
されるＰチャンネルＭＯＳ　Ｆ　ＥＴＱ４０及びダイオ
ード形態にされたＮチャンネルＭＯ３ＦＥＴＱ４１を介
してワード線ＷＯに伝えられる。図面が複雑になるので
省略されているが他の代表として例示的に示されている
ワード線Ｗ１ないしＷ３にも同様なダイオード形態のＭ
Ｏ３ＦＥＴを介して上記選択信号φ、Ｌが共通に供給さ
れる。同様に図示しない他の全ワード線にも、上記Ｐチ
ャンネルＭＯ３ＦＥＴやダイオード形態のＮチャンネル
ＭＯＳ　Ｆ　ＥＴを介して上記ワード線選択信号φ、Ｌ
が供給される。これによって、全ワード線は、選択信号
φ８．がハイレベルにされるとそれに従ってハイレベル
の選択状態にされる。

このような全ワード線の選択状態を可能にするために、
ロウアドレスデコーダＲ−ＤＣＲ２には、その動作を禁
止する回路が付加される。すなわち、インバータ回路Ｔ
ＶＩの入力とＭＯ３ＦＥＴＱ２０ないしＱ２３のゲート
との間には、上記クリアモード信号φＣＬによってスイ
ッチ制御されるＰチャンネルＭＯ３ＦＥＴＱ４９が設け
られ、上記ＭＯ３ＦＥＴＱ２０ないしＱ２３のゲートと
回路と接地電位点との間には、上記クリアモード信号φ
はを受けるＮチャンネルＭＯ３ＦＥＴＱ５０が設けられ
る。例えば、クリアモード信号φ。がハイレベルにされ
るクリアモード（高速イニシャライズモード）では、上
記ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ４９がオフ状態に、
ＮチャンネルＭＯＳ　Ｆ　ＥＴＱ５０がオン状態になる
。上記ＭＯ３ＦＥＴＱ５０のオン状態によってＭＯ３Ｆ
ＥＴＱ２０ないしＱ２３をオフ状態に維持することがで
きる。そして、上記クリアモード信号φＣＬによりタイ
ミング発生回路ＴＧの動作を制御することにより、ワー
ド線選択タイミング信号φＸやタイミング信号φを発生
させない。この構成では、ロウアドレスデコーダＲ−Ｄ
ＣＲ１やＲ−ＤＣＲ２は、実質的に非動作状態、言い換
えるならば、プリチャージ状態になるため、単位回路Ｕ
ＤＣＲにおけるインバータ回路ＩＶＩの出力信号はロウ
レベルになってＭＯ３ＦＥＴＱ２４ないしＱ２７を、ｉ
７状態ニする。これにより、上記ワード線選択信号φ、
Ｌのハイレベルにより上記単位回路ＵＤＣＲに対応した
ワード線ＷＯないしＷ３を同時選択状態にすることが可
能になる。このことは、図示しない他のワード線に対応
した単位回路においても同様である。

上記のように全ビットの同時書き込みのために、タイミ
ング発生回路ＴＧは、上記クリアモードにおいて、ロウ
系のタイミング信号のうちセンスアンプＳＡを活性化さ
せるタイミング信号φｐａｌやφｐａ２を形成する。こ
れにより、上記クリア書き込み回路ＣＷＡは、全相補デ
ータ線を完全にハイレベルとロウレベルにする必要はな
く、上記センスアンプＳＡの感度に対応して相補データ
線が一定の比較的小さなレベル差を持つようにすればよ
い。すなわち、上記相補データ線のレベルが、データ入
カバ７フアＤ（Ｈの入力に供給される書き込み信号Ｄｉ
ｎｅ対応したレベルに達した後に、センスアンプＳＡを
活性化すれば、センスアンプＳＡがそれをハイレベルと
ロウレベルに増幅するので、メモリセルへの同時書き込
みが可能になるものである。

上記のように相補データ線Ｄｏ、ＤＯ等に対してクリア
動作のためのスイッチＭＯ３ＦＥＴＱ３８、Ｑ３９等や
クリア書き込み回路ＣＷＡを設ける構成に代えて、カラ
ムスイッチ回路Ｃ−５Ｗを同時選択状態にして、データ
入カバソファＤＩＨの出力信号を全相補データ線に伝え
る構成とじてもよい。このような構成を採ることによっ
て、上記クリア会き込み回路ＣＷＡやスイッチＭＯ３Ｆ
ＥＴを省略できるので回路の簡素化を図ることができる
。このような全データ線を同時選択状態にする構成は、
例えば本願出願人の先願に係る特訓６０−１９９４１８
号の回路を利用することができる。また、上記スイッチ
ＭＯ３ＦＥＴＱ３８゜Ｑ３９等とカラムスイッチ回路の
双方から上記高速クリアのための書き込み信号を同時に
伝える構成としてもよい。

上記端子ＮＣは、上記クリアモードのときには、電源電
圧Ｖｃｃ以上の高いレベルにする構成を採る場合、ハイ
レベル／ロウレベルの入力信号の供給が可能になる。こ
れにより、端子ＮＣを他のモード設定用の入力端子とし
ても利用することができる。

第２図には、上記クリア信号発生回路ＣＬＧと書き込み
回路ＣＷＡの一実施例の回路図が示されている。

クリア信号発生か意ＣＬＧは、端子ＮＣのレベルが電源
電圧Ｖｃｃ＋　２　Ｖ　ｔｈ　（Ｖ　ｔｈはＭＯＳ　Ｆ
　ＥＴのしきい値電圧）以上に高くされたことを検出す
る回路と、その検出信号に従い上記端子ＮＣから供給さ
れる高い電圧をワード線選択信号φ、Ｌとして出力する
回路から構成される。すなわち、特に制限されないが、
端子ＮＧはダイオード形態のＮチャンネルＭＯ３ＦＥＴ
Ｑ５１により電源電圧ＶＣＣにプルアップされている。

このＭＯＳ　Ｆ　ＥＴＱ５１は第１図における抵抗Ｒと
等価である。上記端子ＮＣと回路の接地電位点との間に
は、ＮチャンネルＭｏ３ＦＥＴＱ５２、ＰチャンネルＭ
Ｏ３ＦＥＴＱ５４及びＮチャンネルＭｏ５ＦＥＴＱ５５
の直列回路が設けられる。上記ＮチャンネルＭＯ３ＦＥ
ＴＱ５２は、ダイオード形態にされることによりレベル
シフト動作を行う。ＰチャンネルＭＯ３ＦＥＴＱ５４は
、ゲートに電源電圧ＶＣＣが供給される。Ｎチャンネル
Ｍｏ３ＦＥＴＱ５５は、ゲートに定常的に電源電圧Ｖｃ
ｃが供給されることにより抵抗素子として作用する。上
記ＮチャンネルＭＯ３ＦＥＴＱ５２とＰチャンネルＭＯ
３ＦＥＴＱ５４との接続点、言い換えろならば、Ｐチャ
ンネルＭＯ３ＦＥＴＱ５４のソースには、ダイオード形
態のＮチャンネルＭｏ３ＦＥＴＱ５３を介して電源電圧
ＶｃＣがそのしいき値電圧ｖｔｈだけレベルシフトされ
て供給される。

上記ＭＯ３ＦＥＴＱ５４とＱ５５の接続点が出力とされ
、レベル検出と増幅を兼ねたＣＭＯＳインバータ回路Ｉ
Ｖ２の入力に伝えられる。インバータ回路ＩＶ２の出力
信号は、出力インバータ回路ＩＶ３を通してクリアモー
ド信号φＣＬが出力される。上記インバータ回路ｉＶ２
の出力信号は、上記端子ＮＣの電圧をワード線選択信号
φＳＬとして出力されるＰチャンネルＭＯ８ＦＥＴＱ５
６のゲートに供給される。

書き込み回路ＣＷＡは、上記データ人カバソファＤＩＢ
の出力信号を伝えるスイッチＭＯ３ＦＥＴＱ５６．Ｑ５
７と、出力インバータ回路ＩＶ４゜ＩＶ５から構成され
る。上記スイッチＭＯ３ＦＥＴＱ５６とＱ５７のゲート
には、上記クリアモード信号φ、Ｌが供給される。上記
出力インバータ回路１’Ｖ４とＩＶ５は、第１図におけ
る同時書き込みのためのスイッチＭＯ３ＦＥＴＱ３８．
Ｑ３９等を介して全相補データ線を駆動できるような大
きな電流駆動能力を持つようにされる。

この実施例回路の動作を次に説明する。

通常動作モードでは、端子ＮＣは外部から何も信号が供
給されない。それ故、端子ＮＣの電位はダイオード形態
のＭＯ３ＦＥＴＱ５１を介してＶｃｃ−Ｖｔｈにプルア
ンプされる。ＰチャンネルＭＯ３ＦＥＴＱ５４は、その
ソースにＭＯ３ＦＥＴＱ５３を通してＶｃｃ−Ｖｔｈの
電圧が供給されるからオフ状態にされる。これにより、
ＭＯＳ　Ｆ　ＥＴＱ５４とＱ５５の接続点の電位は、オ
ン状態にされるＭＯ３ＦＥＴＱ５５によって回路の接地
電位となる。したがって、上記電圧検出と増幅回路を兼
ねたＣＭＯＳインバータ回路ＩＶ２の出力信号は電源電
圧Ｖｃｃのようなハイレベルにされる。ＣＭＯＳインバ
ータ回路ＩＶ３は、上記インバータ回路ＩＶ２の出力信
号のハイレベルによりクリアモード信号φ、Ｌをロウレ
ベルにする。上記インバータ回路ＩＶ２の出力信号のハ
イレベルを受けるＰチャンネルＭＯ５ＦＥＴＱ５６がオ
フ状態になって、ワード線選択信号φ、は発生されない
。この状態では、上記クリアモード信号φＣＬのロウレ
ベルにより、上記書き込み回路ＣＷＡの入力スイッチＭ
Ｏ３ＦＥＴＱ５６．Ｑ５７がオフ状態にされるともに、
第１図の同時書き込みのためのスイッチＭＯ５ＦＥＴ’
Ｑ３８．Ｑ３９等がオフ状態に単位のデコーダ回路ｔＪ
　Ｄ　ＣＲのスイッチＭＯ３ＦＥＴＱ４９がオン状態に
、スイッチＭＯ３ＦＥＴＱ５０がオフ状態になるため、
ＲＡＭは通常の動作モードとなる。

端子ＮＣに、Ｖｃｃ＋　２　Ｖ　ｔｈ以上の高い電圧を
供給すると、ＰチャンネルＭＯ３ＦＥＴＱ５４は、その
ソース電位がＶｃｃ＋Ｖｔｈ以上になるためオン状態に
なる。したがって、インバータ回路ｌＶ２Ｏ入力電圧は
、ＭＯ３ＦＥＴＱ５２、Ｑ５４及びＱ５５のコンダミタ
ンス比に従った中間レベルになる。ここで、上記ＭＯ３
ＦＥＴＱ５５のコンダクタンスを、上記状態のＭＯ３Ｆ
ＥＴＱ５２とＱ５４の合成コンダクタンスに比べて小さ
く設定されている。したがって、上記インバータ回路Ｉ
Ｖ２のロジンクスレッショルド電圧に対して上記中間レ
ベルが高くなるため、インバータ回路ＩＶ２の出力信号
はロウレベルにされる。この出力信号のロウレベルによ
りＰチャンネルＭＯＳ　Ｆ　ＥＴＱ５６がオン状態にな
り、端子ＮＣの高い電圧はワード線選択信号ψ、Ｌとし
て取り込まれる。前記のように全ワード線を同時にハイ
レベルの選択状態にするためには大きな駆動電流が必要
になる。それ故、端子ＮＣに上記のような高い電圧を供
給する回路は、大きな電流駆動能力を持つことが必要で
ある。この回路は外部回路により構成されるからそのよ
うな駆動回路は簡単に構成できる。このワード線選択信
号φ、Ｌは、第１図においてＭＯ３ＦＥＴＱ４０とダイ
オード形態のＭＯ３ＦＥＴＱ４１を通してワード線ＷＯ
等の全ワード線に伝えられる。それ故、ワード線の選択
レベルはＶｃｃ＋ｖｔｈのような高い電圧にされるため
、前記ブートストラップ回路を用いた場合と同様にメモ
リセルへのフルライトが可能とする。

上記インバータ回路ＩＶ２の出力信号のロウレベルによ
り、インバータ回路ＩＶ３はクリアモード信号φＣＬを
ハイレベルにする。このクリアモード信号φ、Ｌのハイ
レベルにより、書き込み回路ＣＷＡには外部端子Ｄｉｎ
から供給される書き込み信号がデータ入カバソファＤＩ
Ｂを通して伝えられるから、相補書き込み信号φ。、φ
。が形成される。この書き込み信号φ。、φ０は、第１
図においてクリアモード信号φ、Ｌのハイレベルによっ
てオン状態にされるスイッチＭＯ３ＦＥＴＱ３８、Ｃ３
９等を介して各相補データ線に伝えられる。

そし”Ｃ５上記クリアモード信号φＣＬのハイレベルを
受けるタイミング発生回路ＴＧにおいて、所定の時間の
後にセンスアンプＳＡを活性化させるタイミングパルス
φｐａＬφｐａ２等を発生させる。これにより、相補デ
ータ線に伝えられる書き込み信号のレベルが所定のレベ
ル差を持つようにされればセンスアンプの増幅作用によ
りそれを増幅して相補データ線ＤＯ，Ｄｏ等のハイレベ
ルとロウレベルに設定できるから全メモリセルへの同時
書き込みが行われる。

このような機能を持つ回路を付加することにより、１回
で全ビットのクリア（イニシャライズ）が可能になる。

それ故、論理“Ｏｏと論理“１”の２回の古き込みだけ
で、後は読み出しテストを行うようにすればよいからテ
スト時間の短縮化が可能になる。また、この実施例のＲ
ＡＭを用いてコンピュータシステムにおけるメモリ装置
を構成する場合、電源投入直後のイニシャライズを上記
同時書き込み機能を用いることにより高速に行うことが
できる。さらに画像メモリに用いる場合には、既に書き
込まれた画像データをクリアするときも同様に１回の同
時書き込み動作を実施すればよいから高速にできる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）特定の外部端子から供給される１８号に従ってワ
ード線の択一的な選択回路の機能を停止させるとともに
複数のワード線を同時選択状態にさせ、所定の信号を同
時に複数のデータ線に伝えることにより上記複数のワー
ド線と複数のデータ線との交点に配置される全メモリセ
ルへの同時書き込みが可能になるという効果が得られる
。

（２）外部回路で形成した高電圧を用いて同時選択のた
めのワード線選択信号を形成するものであるためＲＡＭ
内部回路に負担をかけることなく、上記同時選択が可能
になるという効果が得られる。

（３）上記ワード線同時駆動のための高電圧を検出する
回路を用いてクリアモードの識別を行うことにより最小
の端子数の増加により上記高速クリア動作を実現できる
という効果が得られる。

（４）上記高速クリアモードを付加することにより、Ｒ
ＡＭのテスト時間の短縮化が図られるとともに、電源投
入直後の高速イニシャライズや高速クリア動作を実現で
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、クリアモード
の設定は、信号ＲＡＳ、ＣＡＳ及びＷＥ等の制御信号の
組み合わせや・それとアドレス信号の組み合わせから構
成してもよい、ＲＡＭが複数のメモリマントに分けられ
る場合、メモリマット毎に上記同時選択によるクリア動
作を行うようにしてもよい。この場合、アドレス端子か
らそのメモリマットを指定する選択信号を供給すればよ
い。また、同じメモリアレイ又はメモリマット内で同時
選択にするワード線又は相補データ線を分割して、複数
回に分けて全ビットの書き込みを行うようにしてもよい
。このように分割して同時書き込みを行う構成では、同
時選択のための各回路の規模を比較的小さくできる。

メモリセルの読み出し基準電圧は、前記のようにハーフ
プリチャージ電圧を用いる。ものの他、ダミーセルによ
って基準電圧を形成するものとしてもよい。アドレス信
号は、ロウ系とカラム系のそれぞれ独立した端子から供
給するものであってもよい。このようにダイナミック型
ＲＡＭを構成する各回路の具体的構成は種、νの実施形
態を採ることができる。

また、メモリセルは、前記のようにキャパシタに電荷が
有るか無いかの形態で情報の記憶動作を行うものであれ
ば何であってもよい。すなわち、上記のような構成のメ
モリセルでは、データ線に所定の電位を与えることで多
数のメモリセルが存在しても反転書き込みが可能になる
からである。

それ故、例えば、前記１ＭＯ３型のダイナミック型メモ
リセルの他、第３ＵＡに示すように、交差接続された記
憶ＭＯ３ＦＥＴＱ６０．Ｑ６２と、伝送ゲートＭＯ３Ｆ
ＥＴＱ６１とＱ６３からなるメモリセルを用いるもので
あってもよい。この構成のメモリセルでは、上記記４１
Ｍ０３Ｆ’ＥＴＱ６０とＱ６２のゲート容量を利用して
情報の記憶動作を行うものである。

この発明は、電荷が有るか無いかの形態で情報記憶を行
う半導体記憶装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、特定の外部端子から供給される信号に従っ
てワード線の択一的な選択回路の機能を停止させるとと
もに複数のワード線を同時選択状態にさせ、所定の信号
を同時に複数のデータ線に伝えることにより上記複数の
ワード線と複数のデータ線との交点に配置される全メモ
リセルへの同時書き込みが可能になる。これにより、テ
スト時間の短縮化や電源投入直後の高速イニシャライズ
や画像データ等の高速クリアを実現できる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、そのクリア信号発生回路及び書き込み回路の
一実施例を示す回路図、 第３図は、他の一実施例を示すメモリセルの回路図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＵＳＡ・・準位回路、ＳＡ・・センスアンプ、ＭＡ
・・メインアンプ、Ｃ−５Ｗ・・カラムスイッチ、Ｒ，
Ｃ−ＡＤＢ・・アドレスバッファ、Ｒ−ＤＣＲ・・ロウ
アドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＴＧ・・タイミング発生回路、ＲＥＦＣ・・自動
リフレッシュ回路、ＤＯＢ・・データ出力バッファ、Ｄ
ＩＢ・・データ入力バッファ、ＶＢＣ，・・基板バイア
ス発生回路、ＣＬＧ・・クリア信号発生回路、ＣＷＡ・
・クリア書き込み回路

Claims (1)

1. 【特許請求の範囲】 １、特定の外部端子から供給される信号に従ってワード
   線の択一的な選択回路の機能を停止させるとともに複数
   のワード線を同時選択状態にさせる機能と、所定の信号
   を同時に複数のデータ線に伝える機能を設けたことを特
   徴とする半導体記憶装置。 ２、上記複数のワード線は全ワード線であり、上記複数
   のデータ線は全データ線であり、上記全ワード線を選択
   状態にして全データ線に同じ書き込み信号を伝えた状態
   でデータ線に結合されるセンスアンプを活性化すること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ３、上記特定の外部端子から供給される信号は、電源電
   圧以上に高くされた電圧であり、その電圧を検出する回
   路により内部動作モードの制御信号が形成されるととも
   に、上記高い電圧がワード線駆動電圧として利用される
   ものであることを特徴とする特許請求の範囲第１又は第
   ２項記載の半導体記憶装置。 ４、上記ワード線とデータ線の交点に結合されるメモリ
   セルは、キャパシタに電荷があるか無いかの形態で情報
   の記憶動作を行うものであることを特徴とする特許請求
   の範囲第１又は第２項記載の半導体記憶装置。