JPH0360062A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0360062A
JPH0360062A JP1195519A JP19551989A JPH0360062A JP H0360062 A JPH0360062 A JP H0360062A JP 1195519 A JP1195519 A JP 1195519A JP 19551989 A JP19551989 A JP 19551989A JP H0360062 A JPH0360062 A JP H0360062A
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JP
Japan
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semiconductor chip
semiconductor
integrated circuit
circuit device
semiconductor integrated
Prior art date
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Pending
Application number
JP1195519A
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Sei Tanaka
聖 田中
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に半導体集積回
路の実装構造に関する。
〔従来の技術〕
従来の半導体集積回路装置では、パッケージ内の半導体
チップはひとつのもので構成されている。
例えば第３図に示す様に、半導体チップ３１は、パッケ
ージ内にパッド３３．導電膜３２をポンディングワイヤ
３４でポンディングされ封入されているにすぎない。
〔発明が解決しようとする課題〕
前述した従来の半導体集積回路装置では、回路規模が大
きくなると、半導体チップの大きさが大きくなり、プリ
ント基板の実装面積も大きくなってしまうので、その半
導体集積回路装置を使用した装置の大きさが大きくなっ
てしまうという欠点がある。
また、従来の半導体集積回路装置のパッケージ内の半導
体集積回路素子の配置では、単数の半導体チップを置く
他に、複数の半導体チップを横に並べて置くものもあっ
た。この場合も、実装面積が大となる欠点があった。
本発明の目的は、前記欠点が解決され、実装密度を上げ
るようにした半導体集積回路装置を提供することにある
。
〔課題を解決するための手段〕
本発明の半導体集積回路装置の構成は、複数の半導体チ
ップを互いに積み重ね、ひとつのパッケージ内に封入し
たことを特徴とする特〔実施例〕 次に本発明について図面を参照して説明する。
第１図（Ａ）、第１図（Ｂ）は本発明の一実施例の半導
体集積回路装置を示す平面図、断面図である。
第１図（Ａ）　、　（Ｂ）において、本実施例は、第１
の半導体チップ１１の上に、第２の半導体チップ１２を
積み重ね、第１の半導体チップ１１内に、第２の半導体
チップ１２との接続の為のバッド１３を設け、ポンディ
ング・ワイヤ１５により接続する。
第１の半導体チップ１１と導電膜１４との接続は、従来
通りのポンディング・ワイヤの構成となる。
前記構成により、従来の半導体集積回路装置の実装面積
を変えることなく、より大規模な半導体集積回路装置が
構成できる。さらに、例えば上に積み重ねる第２の半導
体チップ１２を既存の半導体チップ、下に積み重ねられ
る第１の半導体チップ１１を新規開発した周辺装置の半
導体チップを使用することにより、下に積み重ねられる
半導体チップ１１だけを設計するだけで済むので、開発
期間が短かくなり、半導体集積回路装置の信頼性は、上
に積み重ねる半導体チップと下に積み重ねられる半導体
チップを両方開発したものより、高くなる。
第２図は本発明の他の実施例の半導体集積回路装置の製
法を示す斜視図である。第２図において、本実施例は、
単一の半導体チップ２１，２２．２３を積み重ねて半導
体チップ２４．２５を構成している。
例えば、半導体チップ２１をＲＡＭ　（ランダム・アク
セス・メモリ）素子、半導体チップ２２を周辺回路素子
、半導体チップ２３をＲＯＭ（！Ｊ−ド・オンリ・メモ
リ）素子とした場合、異なった２つの半導体集積回路装
置２３を構成するには、半導体チップ２４．２５のよう
に、半導体チップ２２の上に積み重ねる半導体チップ２
１，２３を選択するだけで良く、半導体チップ２２を共
通で使用することができる利点があり、開発期間の短縮
の効果がある。
次に、上に積み重ねる半導体チップ２１を既作の信頼性
の高い半導体チップ、例えばハードマクロやＲＡＭ、Ｒ
ＯＭ素子、下に積み重ねられる半導体チップ２２を新規
開発の周辺装置の半導体チップにすることにより、作成
された半導体チップの信頼性の向上を図れる。
例えば上に積み重ねる半導体チップ２１をスタンタート
セル方式、ゲートアレ一方式、又はフルカスタム方式で
設計された半導体チップ、下に積み重ねられる半導体チ
ップ２２をゲートアレ一方式、スタンダード・セル方式
、又はフルカスタム方式で設計された半導体チップとし
て、半導体チップ２４を構成する。この様に設計方式の
異なった半導体チップを組み合わせて構成することも可
能である。
また、設計プロセスの異なった半導体チップを組み合せ
て構成することも可能である この他に、半導体集積回路装置の実装面積の大きさに応
じて、積み重ねる半導体チップの積み重ね段数を３段、
４段とすることも可能である。
〔発明の効果〕
以上説明したように、本発明は、複数の半導体チップを
積み重ねた構造をもつ半導体集積回路装置にすることに
より、半導体集積回路装置の実装面積を変えることなく
、集積度を高める効果があり、また開発期間が短縮し、
製品の信頼性が向上する効果もある。
【図面の簡単な説明】
第１図（Ａ）は、本発明の一実施例の半導体集積回路装
置を示す平面図、第１図（Ｂ）は第１図（Ａ）の断面図
、第２図は本発明の他の実施例の半導体集積回路の製法
を示す斜視図、第３図は従来の半導体集積回路の断面図
である。 １１．１２，２１，２２，２３，２，１，２５゜３１・
・・・・・半導体チップ、１３．３３・・・・・・パッ
ド、１４．３２・・・・・・導電膜、１５．３４・・・
・・・ポンディングワイヤ。

Claims (1)

    【特許請求の範囲】
  1. 複数の半導体チップを互いに積み重ね、ひとつのパッケ
    ージ内に封入したことを特徴とする半導体集積回路装置
    。
JP1195519A 1989-07-27 1989-07-27 半導体集積回路装置 Pending JPH0360062A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1195519A JPH0360062A (ja) 1989-07-27 1989-07-27 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1195519A JPH0360062A (ja) 1989-07-27 1989-07-27 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH0360062A true JPH0360062A (ja) 1991-03-15

Family

ID=16342437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1195519A Pending JPH0360062A (ja) 1989-07-27 1989-07-27 半導体集積回路装置

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Country Link
JP (1) JPH0360062A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152616A (ja) * 2001-03-02 2009-07-09 Qualcomm Inc 混合アナログおよびデジタル集積回路

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JP2009152616A (ja) * 2001-03-02 2009-07-09 Qualcomm Inc 混合アナログおよびデジタル集積回路

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