JPH023621Y2 - - Google Patents
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- JPH023621Y2 JPH023621Y2 JP1984000403U JP40384U JPH023621Y2 JP H023621 Y2 JPH023621 Y2 JP H023621Y2 JP 1984000403 U JP1984000403 U JP 1984000403U JP 40384 U JP40384 U JP 40384U JP H023621 Y2 JPH023621 Y2 JP H023621Y2
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- JP
- Japan
- Prior art keywords
- bonding pads
- chip
- container
- bonding
- integrated circuit
- Prior art date
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- Expired
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5453—Dispositions of bond wires connecting between multiple bond pads on a chip, e.g. daisy chain
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
(考案の技術分野)
本考案は半導体集積回路装置の電極構造に関す
るものである。
るものである。
(従来例)
近年、半導体集積回路装置の応用範囲は著しく
拡大した。それに伴いセラミツク、サーデイツ
プ、モールド、ミニモールド、フラツトパツク等
の半導体集積回路装置を収納するパツケージも多
様化した。パツケージの種類が異なると、当然チ
ツプを載置する基板上の電極の位置も異る。第1
図のa,bは代表的な容器の基板上の電極の位置
を示したものである。第1図aはチツプマウント
領域102の四辺に電極101を有しており、同
図bはチツプマウント領域102′の2辺に電極
101′を有している。第2図のa,bは第1図
のa,bのそれぞれの容器基板に対応した半導体
集積回路チツプ201,201′(以後チツプと
称す)上のボンデイングパツド202,202′
の位置を示したものである。第2図aではボンデ
イングパツト202はチツプ201の四辺にある
が、同図bではボンデイングパツド202′はチ
ツプ201′の2辺にある。第3図のa,bは第
2図のa,bのチツプ201,201′を第1図
のa,bのそれぞれ対応した容器基板に載置し、
所定の金属細線301,301′による配線を施
した場合である。第4図のa,bは対応しない容
器基板上に載置し、所定の金属細線401,40
1′による配線を施した場合である。通常の半導
体集積回路装置の設計では第3図の様にボンデイ
ングパツド202,202′の位置は容器基板の
電極101,101′の位置に合せて設計してい
るため、第4図の様に異なる容器基板にチツプ2
01,201′を載置すると金属細線401,4
01′が交叉又は著しく接近し短絡の恐れがある
ため実用的でない事がわかる。
拡大した。それに伴いセラミツク、サーデイツ
プ、モールド、ミニモールド、フラツトパツク等
の半導体集積回路装置を収納するパツケージも多
様化した。パツケージの種類が異なると、当然チ
ツプを載置する基板上の電極の位置も異る。第1
図のa,bは代表的な容器の基板上の電極の位置
を示したものである。第1図aはチツプマウント
領域102の四辺に電極101を有しており、同
図bはチツプマウント領域102′の2辺に電極
101′を有している。第2図のa,bは第1図
のa,bのそれぞれの容器基板に対応した半導体
集積回路チツプ201,201′(以後チツプと
称す)上のボンデイングパツド202,202′
の位置を示したものである。第2図aではボンデ
イングパツト202はチツプ201の四辺にある
が、同図bではボンデイングパツド202′はチ
ツプ201′の2辺にある。第3図のa,bは第
2図のa,bのチツプ201,201′を第1図
のa,bのそれぞれ対応した容器基板に載置し、
所定の金属細線301,301′による配線を施
した場合である。第4図のa,bは対応しない容
器基板上に載置し、所定の金属細線401,40
1′による配線を施した場合である。通常の半導
体集積回路装置の設計では第3図の様にボンデイ
ングパツド202,202′の位置は容器基板の
電極101,101′の位置に合せて設計してい
るため、第4図の様に異なる容器基板にチツプ2
01,201′を載置すると金属細線401,4
01′が交叉又は著しく接近し短絡の恐れがある
ため実用的でない事がわかる。
この様に、種類の異なる容器に同一のペレツト
を収納することはむずかしい。
を収納することはむずかしい。
(考案の目的)
本考案の目的は同一のチツプで多種類の容器に
収容する事を可能とする半導体集積回路装置を提
供するものである。
収容する事を可能とする半導体集積回路装置を提
供するものである。
(考案の構成)
本考案によれば、同一の電極にボンデイングパ
ツトを複数個有し、そのうちのいずれかにボンデ
イングしている事を特徴とする半導体集積回路装
置を得る。
ツトを複数個有し、そのうちのいずれかにボンデ
イングしている事を特徴とする半導体集積回路装
置を得る。
(実施例)
次に、本考案を図面を参照してより詳細に説明
する。
する。
第5図は本考案の一実施例によるチツプ501
表面のボンデイングパツド502の配置を示した
ものである。ボンデイングパツド502のパツド
番号3番、6番、11番、14番のパツドを2個置
き、これらを配線504で互いに接続しておき、
容器基板の種類によりいずれか一方に金属細線を
ボンデイングする。このようにする事により容器
基板上の電極の位置が異なつていても金属細線の
交叉なしにボンデイングができる。第6図a.bは
第5図にそれぞれ示したチツプ501を第1図の
a,bの各容器基板に収納した場合である。各ボ
ンデイングパツド502と電極601とを接続す
る金属線701,701′の交さや異常な接近が
ないため、安全に収容できる。
表面のボンデイングパツド502の配置を示した
ものである。ボンデイングパツド502のパツド
番号3番、6番、11番、14番のパツドを2個置
き、これらを配線504で互いに接続しておき、
容器基板の種類によりいずれか一方に金属細線を
ボンデイングする。このようにする事により容器
基板上の電極の位置が異なつていても金属細線の
交叉なしにボンデイングができる。第6図a.bは
第5図にそれぞれ示したチツプ501を第1図の
a,bの各容器基板に収納した場合である。各ボ
ンデイングパツド502と電極601とを接続す
る金属線701,701′の交さや異常な接近が
ないため、安全に収容できる。
以上の実施例ではボンデイングパツド502を
2個隣接配置した場合であるが、3個以上隣接配
置する場合でも同様に本考案を適用できる。
2個隣接配置した場合であるが、3個以上隣接配
置する場合でも同様に本考案を適用できる。
以上詳細に説明したように、本考案によると同
一チツプを多種類の容器に組立る事ができる。こ
のため、容器を用いて半導体装置を組立る時にも
チツプを作り直す必要がなく、製造コストを低減
できる。
一チツプを多種類の容器に組立る事ができる。こ
のため、容器を用いて半導体装置を組立る時にも
チツプを作り直す必要がなく、製造コストを低減
できる。
第1図a,bは従来の代表的な容器基板の電極
配置の例を示す平面図である。第2図a,bは第
1図のa,bのパツケージに合せたボンデイング
パツドをもつチツプの平面図である。第3図a,
bは第2図a,bのペレツトを第1図a,bのそ
れぞれ対応した容器に収納した場合の内部平面図
である。第4図a,bのペレツトを対応しない容
器に収納した場合の内部平面図である。第5図は
本考案の一実施例を示す平面図である。第6図は
本考案の一実施例のペレツトを第1図a,bそれ
ぞれの容器に収納した場合の内部平面図である。 101,101′,601……容器基板の電極、
102,102′……チツプ載置部、201,2
01′,501……チツプ、202,202′,5
02……ボンデイングパツド、301,301′,
401,401′,701,701′……金属細
線、504……配線層。
配置の例を示す平面図である。第2図a,bは第
1図のa,bのパツケージに合せたボンデイング
パツドをもつチツプの平面図である。第3図a,
bは第2図a,bのペレツトを第1図a,bのそ
れぞれ対応した容器に収納した場合の内部平面図
である。第4図a,bのペレツトを対応しない容
器に収納した場合の内部平面図である。第5図は
本考案の一実施例を示す平面図である。第6図は
本考案の一実施例のペレツトを第1図a,bそれ
ぞれの容器に収納した場合の内部平面図である。 101,101′,601……容器基板の電極、
102,102′……チツプ載置部、201,2
01′,501……チツプ、202,202′,5
02……ボンデイングパツド、301,301′,
401,401′,701,701′……金属細
線、504……配線層。
Claims (1)
- 半導体チツプの第1の辺に沿つて多数のボンデ
イングパツトが配され、該第1の辺と第2の辺に
よつて規定される角部において、前記ボンデイン
グパツトのうち複数のボンデイングパツトが電気
的に共通接続され、該第2の辺には少くとも1つ
のボンデイングパツトが配置されて、上記第1の
辺および第2の辺のボンデイングパツトには、前
記の共通接続されたボンデイングパツトの一部を
除いて金属細線が接続されていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984000403U JPS60113636U (ja) | 1984-01-06 | 1984-01-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984000403U JPS60113636U (ja) | 1984-01-06 | 1984-01-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113636U JPS60113636U (ja) | 1985-08-01 |
| JPH023621Y2 true JPH023621Y2 (ja) | 1990-01-29 |
Family
ID=30472210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984000403U Granted JPS60113636U (ja) | 1984-01-06 | 1984-01-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113636U (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636578Y2 (ja) * | 1987-04-10 | 1994-09-21 | 日本電気株式会社 | 半導体集積回路 |
| JP2679669B2 (ja) * | 1995-02-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| JP4566860B2 (ja) * | 2005-08-19 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の設計装置および配線方法ならびにプログラム |
| JP2015173205A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社東芝 | 半導体装置及びワイヤボンディング装置 |
-
1984
- 1984-01-06 JP JP1984000403U patent/JPS60113636U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113636U (ja) | 1985-08-01 |
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