JPH04142073A - 半導体装置 - Google Patents

半導体装置

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JPH04142073A
JPH04142073A JP2264205A JP26420590A JPH04142073A JP H04142073 A JPH04142073 A JP H04142073A JP 2264205 A JP2264205 A JP 2264205A JP 26420590 A JP26420590 A JP 26420590A JP H04142073 A JPH04142073 A JP H04142073A
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JP
Japan
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chip
semiconductor device
chips
electric circuit
minimize
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Application number
JP2264205A
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English (en)
Inventor
Makoto Takahashi
誠 高橋
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NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
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Publication date
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体装置の構造に関
する。
〔従来の技術〕
従来の半導体装置は、半導体チップ固定用アイランドの
平面上に、一つ又は複数個のチップを平面的に配置し、
電気回路を構成している。
〔発明が解決しようとする課題〕
従来の半導体装置はチップ固定用アイランドの上に一つ
又は複数個のチップを平面的に配置し、電気回路を構成
しているか、チップサイズあるいはチップ個数の増大に
より実装面積か増大するという問題点がある。
本発明の目的は、従来の欠点を除去し、実装面積を極小
にすることができる半導体装置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置は、複数の半導体チップを複数段に
重ねて電気的回路を構成することを特徴としている。従
ってチップ個数が増えても、横方向の拡大が抑えられ、
実装面積を極小にする事ができる。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は、本発明の半導体装置の上面図
及び側面図である。アイランド４の上に接着剤を用いて
チップ１をマウントし、その上に絶縁物を介して、チッ
プ２をチップ１同様マウントする。チップ１．チップ２
及びインナーリード間又はチップ１とチップ２をボンデ
ィングワイヤーにて結線することにより実施例を構成す
ることがてきる。
〔発明の効果〕
以上説明したように本発明は、半導体装置において、チ
ップを数段重ね電気回路を構成しているので、チップ個
数が増しても横方向の拡大が抑えられ実装面積を極小に
できるという効果を有する。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例の上面図及び
側面図である。 １・・・インナーリード、２・・・チップ１．３・・・
チップ２．４・・・アイランド、５・・・ボンディング
ワイヤー、６・・・絶縁物。

Claims (1)

    【特許請求の範囲】
  1. 　半導体チップを複数段重ねて電気回路を構成すること
    を特徴とする半導体装置。
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