JPH0360077A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH0360077A JPH0360077A JP19546789A JP19546789A JPH0360077A JP H0360077 A JPH0360077 A JP H0360077A JP 19546789 A JP19546789 A JP 19546789A JP 19546789 A JP19546789 A JP 19546789A JP H0360077 A JPH0360077 A JP H0360077A
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- drain
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- drain region
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
デュアルゲート型の絶縁ゲート電界効果トランジスタに
関する。
デュアルゲート型の絶縁ゲート電界効果トランジスタに
関する。
テレビジョン用チューナの高周波増幅用素子として絶縁
ゲート電界効果トランジスタが用いられているが、その
理由の一つとして入出力伝達特性が原理的に２乗特性に
極めて近く、３次以上の項が殆ど無視できるので、その
結果、混変調特性に優れているということが挙げられる
。
ゲート電界効果トランジスタが用いられているが、その
理由の一つとして入出力伝達特性が原理的に２乗特性に
極めて近く、３次以上の項が殆ど無視できるので、その
結果、混変調特性に優れているということが挙げられる
。
近年、テレビジョン放送の隣接チャネル間での混変調特
性を重視する傾向にあって絶縁ゲート電界効果トランジ
スタの利点が強まりつつある。
性を重視する傾向にあって絶縁ゲート電界効果トランジ
スタの利点が強まりつつある。
第２図は従来の絶縁ゲート電界効果トランジスタの一例
を示す半導体チップの断面図である。
を示す半導体チップの断面図である。
第２図に示すように、ｐ型シリコン基板１の上にＰ−型
エピタキシャル層３を設け、エピタキシャル層３の表面
にｎ型の高濃度不純物を選択的に導入して第１のドレイ
ン領域４及び第１のソース領域５を形成する。次に、全
面に酸化膜６を設け、ドレイン領域４とソース領域５の
中間の領域上の酸化膜６の上に選択的に第１及び第２の
ゲート電極７．８を設ける。次に、ゲート電極７，８を
マスクとしてｎ型不純物をイオン注入し、ドレイン領域
４に接続した第２のドレイン領域９及びソース領域５に
接続した第２のソース領域１０並びにゲート電極７，８
の中間のアイランド領域１工を形成する。次に、ゲート
電極７．８を含む表面にＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ
−８ｉｌｉｃａｔｅ ｇｌａｓｓ）膜１２を堆積し、選
択的にコンタクト穴を設けてドレイン領域４と接続する
ドレイン電ｆｉ１３及びソース領域５と接続するソース
電極１４を形成して、ｎチャネルＭＯ３電界効果トラン
ジスタ（以下ｎチャネルＭＯＳＦＥＴと記す）を構成す
る。
エピタキシャル層３を設け、エピタキシャル層３の表面
にｎ型の高濃度不純物を選択的に導入して第１のドレイ
ン領域４及び第１のソース領域５を形成する。次に、全
面に酸化膜６を設け、ドレイン領域４とソース領域５の
中間の領域上の酸化膜６の上に選択的に第１及び第２の
ゲート電極７．８を設ける。次に、ゲート電極７，８を
マスクとしてｎ型不純物をイオン注入し、ドレイン領域
４に接続した第２のドレイン領域９及びソース領域５に
接続した第２のソース領域１０並びにゲート電極７，８
の中間のアイランド領域１工を形成する。次に、ゲート
電極７．８を含む表面にＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ
−８ｉｌｉｃａｔｅ ｇｌａｓｓ）膜１２を堆積し、選
択的にコンタクト穴を設けてドレイン領域４と接続する
ドレイン電ｆｉ１３及びソース領域５と接続するソース
電極１４を形成して、ｎチャネルＭＯ３電界効果トラン
ジスタ（以下ｎチャネルＭＯＳＦＥＴと記す）を構成す
る。
ｎチャネルＭＯＳＦＥＴはソース接地で使用されるのが
一般的であり、第１ゲート電−極７に入力信号が加えら
れ、第２ゲート電極８は高周波的に接地される。同時に
第２ゲート電極７に加えられるバイアスを調整すること
によってドレイン電流即ち第１ゲート電極７の相互コン
ダクタンスを可変し、電力利得を調整する形で使用され
る。
一般的であり、第１ゲート電−極７に入力信号が加えら
れ、第２ゲート電極８は高周波的に接地される。同時に
第２ゲート電極７に加えられるバイアスを調整すること
によってドレイン電流即ち第１ゲート電極７の相互コン
ダクタンスを可変し、電力利得を調整する形で使用され
る。
前述した従来の絶縁ゲート電界効果トランジスタは本質
的に混変調特性に優れた利点を有しているが、そのこと
は真性素子領域について言えることであり、ドレインと
基板の間の接合部より下方に形成される空乏層の広がり
を抑えることができず、ドレイン容量がバイアスによっ
て大幅に変動してしまい、それによって接合容量が代表
される非線型の部分が寄生素子として付加されるために
、混変調特性が悪くなるという問題点がある。
的に混変調特性に優れた利点を有しているが、そのこと
は真性素子領域について言えることであり、ドレインと
基板の間の接合部より下方に形成される空乏層の広がり
を抑えることができず、ドレイン容量がバイアスによっ
て大幅に変動してしまい、それによって接合容量が代表
される非線型の部分が寄生素子として付加されるために
、混変調特性が悪くなるという問題点がある。
本発明の目的は、ドレイン接合容量を一定に保ち、混変
調特性の優れた絶縁ゲート電界効果トランジスタを提供
することにある。
調特性の優れた絶縁ゲート電界効果トランジスタを提供
することにある。
本発明の絶縁ゲート電界効果トランジスタは、−導電型
半導体基板の一主面に設けた一導電型の高不純物濃度の
埋込層と、前記埋込層を含む表面に設けた一導電型の低
不純物濃度のエピタキシャル層と、前記エピタキシャル
層の表面に設けた逆導電型の高不純物濃度の第１のドレ
イン領域及び第１のソース領域並びにチャネル形成領域
の一部に設けた第３のドレイン領域と、前記第１及び第
３のドレイン領域並び第１のソース領域を含む表面に設
けた酸化シリコン膜の上に設けたゲート電極と、前記ゲ
ート電極に整合して前記エピタキシャル層の表面に設け
て前記第１及び第３のドレイン領域に接続した第２のド
レイン領域及び前記第１のソース領域に接続した第２の
ソース領域とを有する。
半導体基板の一主面に設けた一導電型の高不純物濃度の
埋込層と、前記埋込層を含む表面に設けた一導電型の低
不純物濃度のエピタキシャル層と、前記エピタキシャル
層の表面に設けた逆導電型の高不純物濃度の第１のドレ
イン領域及び第１のソース領域並びにチャネル形成領域
の一部に設けた第３のドレイン領域と、前記第１及び第
３のドレイン領域並び第１のソース領域を含む表面に設
けた酸化シリコン膜の上に設けたゲート電極と、前記ゲ
ート電極に整合して前記エピタキシャル層の表面に設け
て前記第１及び第３のドレイン領域に接続した第２のド
レイン領域及び前記第１のソース領域に接続した第２の
ソース領域とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チ・ンブの断面
図である。
図である。
第１図に示すように、不純物濃度がＩ Ｘ １０１９Ｃ
Ｉ＋”−’程度のｐ型シリコン基板１の表面にホウ素イ
オンを選択的にイオン注入してＩ Ｘ Ｉ Ｑ ２０Ｃ
Ｍ−３程度のｐ＋型型埋領領域２形成し、埋込領域２を
含む表面に不純物濃度がＩ Ｘ １０１５Ｃ１１−３程
度のｐ型エピタキシャル層３を成長させる６次に、エピ
タキシャル層３の表面にリンイオン又はヒ素イオンを選
択的にイオン注入して不純物濃度が１×１０”ＣＩ−’
程度のｎ“型の第１のドレイン領域４及び第１のソース
領域５を形成する０次に、ドレイン領域４及びソース領
域５を含む表面を熱酸化して酸化シリコン膜６を設け、
選択的に高濃度のリンイオンをイオン注入して第２のド
レイン領域形成領域先端部のエピタキシャル層３の表面
にｎ＋型の第３のドレイン領域９ａを形成する。次に、
ドレイン領域４，９ａ及びソース領域５の中間の領域の
酸化シリコン膜６の表面に選択的に第１ゲート電極７及
び第２ゲート電極８を形成する。次に、ゲート電極７，
８をマスクとしてリンイオンをイオン注入し、ドレイン
領域４，９ａと接続する第２のドレイン領域９及びソー
ス領域５と接続する第２のソース領域１ｏ並びにアイラ
ンド領域１１を形成し、全面に特性安定化を目的とした
ＰＳＧ膜１膜長２積する。次に、ドレイン領域４及びソ
ース領域５の上のＰＳＧ膜１膜長２酸化膜６を選択的に
順次エツチングしてコンタクト穴を設け、前記コンタク
ト穴を含む表面にアルミニウム層を堆積してこれを選択
的にエツチングし、コンタクト穴のドレイン領域４と接
続するドレイン電極１３及びソース領域５と接続するソ
ース電極１４をそれぞれ形成する。
Ｉ＋”−’程度のｐ型シリコン基板１の表面にホウ素イ
オンを選択的にイオン注入してＩ Ｘ Ｉ Ｑ ２０Ｃ
Ｍ−３程度のｐ＋型型埋領領域２形成し、埋込領域２を
含む表面に不純物濃度がＩ Ｘ １０１５Ｃ１１−３程
度のｐ型エピタキシャル層３を成長させる６次に、エピ
タキシャル層３の表面にリンイオン又はヒ素イオンを選
択的にイオン注入して不純物濃度が１×１０”ＣＩ−’
程度のｎ“型の第１のドレイン領域４及び第１のソース
領域５を形成する０次に、ドレイン領域４及びソース領
域５を含む表面を熱酸化して酸化シリコン膜６を設け、
選択的に高濃度のリンイオンをイオン注入して第２のド
レイン領域形成領域先端部のエピタキシャル層３の表面
にｎ＋型の第３のドレイン領域９ａを形成する。次に、
ドレイン領域４，９ａ及びソース領域５の中間の領域の
酸化シリコン膜６の表面に選択的に第１ゲート電極７及
び第２ゲート電極８を形成する。次に、ゲート電極７，
８をマスクとしてリンイオンをイオン注入し、ドレイン
領域４，９ａと接続する第２のドレイン領域９及びソー
ス領域５と接続する第２のソース領域１ｏ並びにアイラ
ンド領域１１を形成し、全面に特性安定化を目的とした
ＰＳＧ膜１膜長２積する。次に、ドレイン領域４及びソ
ース領域５の上のＰＳＧ膜１膜長２酸化膜６を選択的に
順次エツチングしてコンタクト穴を設け、前記コンタク
ト穴を含む表面にアルミニウム層を堆積してこれを選択
的にエツチングし、コンタクト穴のドレイン領域４と接
続するドレイン電極１３及びソース領域５と接続するソ
ース電極１４をそれぞれ形成する。
ここで、ドレイン領域４及びドレイン領域９ａの不純物
濃度はエピタキシャル層３の不純物濃度に対して３桁程
度高いため、空乏層は殆んどエピタキシャル層３の側に
広がるが、ｐ＋型埋め込み層２にぶつかり、その厚さは
一定の値を保ちドレイン電圧の高周波的な変動に対して
安定する。即ち、ドレイン容量は接合に印加されるバイ
アスに対して一定値をとることになり線型容量となり、
混変調特性が改善される。
濃度はエピタキシャル層３の不純物濃度に対して３桁程
度高いため、空乏層は殆んどエピタキシャル層３の側に
広がるが、ｐ＋型埋め込み層２にぶつかり、その厚さは
一定の値を保ちドレイン電圧の高周波的な変動に対して
安定する。即ち、ドレイン容量は接合に印加されるバイ
アスに対して一定値をとることになり線型容量となり、
混変調特性が改善される。
以上説明した様に本発明は、ドレイン領域底部下方の高
不純物濃度領域に半導体基板と同一導電型（即ちドレイ
ン領域とは反対導電型）の高不純物濃度の埋め込み層を
形成し、更に第２のドレイン領域の先端に隣接したチャ
ネル領域の一部に第２のドレイン領域と接続して第２の
ドレイン領域よりも不純物濃度の高い第３のドレイン領
域を設けることにより、ドレイン電圧による接合寄生容
量の広がりを大幅に抑えることができ、従って、低歪の
高周波帯用の絶縁ゲート電界効果トランジスタを実現す
ることができるという効果を有する。
不純物濃度領域に半導体基板と同一導電型（即ちドレイ
ン領域とは反対導電型）の高不純物濃度の埋め込み層を
形成し、更に第２のドレイン領域の先端に隣接したチャ
ネル領域の一部に第２のドレイン領域と接続して第２の
ドレイン領域よりも不純物濃度の高い第３のドレイン領
域を設けることにより、ドレイン電圧による接合寄生容
量の広がりを大幅に抑えることができ、従って、低歪の
高周波帯用の絶縁ゲート電界効果トランジスタを実現す
ることができるという効果を有する。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は従来の絶縁ゲート電界効果トランジスタの一
例を示す半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ＋型埋込層、３
・・・ｐ−型エピタキシャル層、４・・・第１のドレイ
ン領域、５・・・第１のソース領域、６・・・酸化膜、
７・・・第１のゲート電極、８・・・第２のゲート電極
、９・・・第２のドレイン領域、９ａ・・・第３のドレ
イン領域、１０・・・第２のソース領域、１１・・・ア
イランド領域、１２・・・ＰＳＧ膜、１３・・・ドレイ
ン電極、１４・・・ソース電極。
、第２図は従来の絶縁ゲート電界効果トランジスタの一
例を示す半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ＋型埋込層、３
・・・ｐ−型エピタキシャル層、４・・・第１のドレイ
ン領域、５・・・第１のソース領域、６・・・酸化膜、
７・・・第１のゲート電極、８・・・第２のゲート電極
、９・・・第２のドレイン領域、９ａ・・・第３のドレ
イン領域、１０・・・第２のソース領域、１１・・・ア
イランド領域、１２・・・ＰＳＧ膜、１３・・・ドレイ
ン電極、１４・・・ソース電極。
Claims (1)
- 一導電型半導体基板の一主面に設けた一導電型の高不純
物濃度の埋込層と、前記埋込層を含む表面に設けた一導
電型の低不純物濃度のエピタキシャル層と、前記エピタ
キシャル層の表面に設けた逆導電型の高不純物濃度の第
１のドレイン領域及び第１のソース領域並びにチャネル
形成領域の一部に設けた第３のドレイン領域と、前記第
１及び第３のドレイン領域並び第１のソース領域を含む
表面に設けた酸化シリコン膜の上に設けたゲート電極と
、前記ゲート電極に整合して前記エピタキシャル層の表
面に設けて前記第１及び第３のドレイン領域に接続した
第２のドレイン領域及び前記第１のソース領域に接続し
た第２のソース領域とを有することを特徴とする絶縁ゲ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19546789A JPH0360077A (ja) | 1989-07-27 | 1989-07-27 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19546789A JPH0360077A (ja) | 1989-07-27 | 1989-07-27 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360077A true JPH0360077A (ja) | 1991-03-15 |
Family
ID=16341565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19546789A Pending JPH0360077A (ja) | 1989-07-27 | 1989-07-27 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360077A (ja) |
-
1989
- 1989-07-27 JP JP19546789A patent/JPH0360077A/ja active Pending
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