JPH0245977A - デュアル・ゲート型絶録ゲート電界効果トランジスタ - Google Patents
デュアル・ゲート型絶録ゲート電界効果トランジスタInfo
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- JPH0245977A JPH0245977A JP19671488A JP19671488A JPH0245977A JP H0245977 A JPH0245977 A JP H0245977A JP 19671488 A JP19671488 A JP 19671488A JP 19671488 A JP19671488 A JP 19671488A JP H0245977 A JPH0245977 A JP H0245977A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデュアル・ゲート型絶縁ゲート電界効果トラン
ジスタに関し、特にその高周波増幅に適する素子構造に
関する。
ジスタに関し、特にその高周波増幅に適する素子構造に
関する。
第２図は従来のｎチャンネル・デュアル・ゲート型ＭＯ
８電界効果トランジスタの素子構造を示す断面図で、高
周波増幅回路に組込む場合にはソース接地で使用するの
が通常である。すなわち、ｎ＋型ソース領域５をソース
・アルミ電極８゜Ｐ１型バック・ゲート・コンタクト領
域６およびＰ型シリコン基板１２を介して接地すると共
に、第１ゲート電極１に入力信号を加え、高周波的に接
地された第２ゲート電極２に加える直流バイアス電圧を
調整してドレイン電流（第１ゲートの相互コンダクタン
ス）を可変し、電力利得を調整する形で使用する。なお
、ここで、３および４はそれぞれｎゝ型トドレイン領域
よびｎ＋型アイランド領域、７はトレイン・アルミ電極
、９は低抵抗多結晶シリコン層、１０はゲート酸化膜、
１１はリンガラス層をそれぞれ示すものである。
８電界効果トランジスタの素子構造を示す断面図で、高
周波増幅回路に組込む場合にはソース接地で使用するの
が通常である。すなわち、ｎ＋型ソース領域５をソース
・アルミ電極８゜Ｐ１型バック・ゲート・コンタクト領
域６およびＰ型シリコン基板１２を介して接地すると共
に、第１ゲート電極１に入力信号を加え、高周波的に接
地された第２ゲート電極２に加える直流バイアス電圧を
調整してドレイン電流（第１ゲートの相互コンダクタン
ス）を可変し、電力利得を調整する形で使用する。なお
、ここで、３および４はそれぞれｎゝ型トドレイン領域
よびｎ＋型アイランド領域、７はトレイン・アルミ電極
、９は低抵抗多結晶シリコン層、１０はゲート酸化膜、
１１はリンガラス層をそれぞれ示すものである。
ところで、ＴＶ、ＴＶＲチューナの高周波増幅用素子と
して、デュアルゲート型絶縁ゲート電界効果トランジス
タ（以下デュアルＭＯ３−ＦＥＴという）が使用される
理由は、上述した通り比較的簡単な回路で自動利得制御
（ＡＧＣ）増幅器が構成出来るからであるが、しかし、
より大きな理由は、ＭＯＳ・ＦＥＴ等の絶縁ゲート型電
界効果トランジスタの入出力伝達特性が原理的に２次関
数型であって３次等の奇数次項を含まないことにあり、
その結果として混変調特性が本質的に優れていることが
挙げられる。特に近年、ＣＡＴＶ放送の開始等により隣
接チャネル間の混変調特性が重視される傾向にあるので
、デュアルＭＯ８ＦＥＴの利点が益々大きな意味を持つ
ようになった。
して、デュアルゲート型絶縁ゲート電界効果トランジス
タ（以下デュアルＭＯ３−ＦＥＴという）が使用される
理由は、上述した通り比較的簡単な回路で自動利得制御
（ＡＧＣ）増幅器が構成出来るからであるが、しかし、
より大きな理由は、ＭＯＳ・ＦＥＴ等の絶縁ゲート型電
界効果トランジスタの入出力伝達特性が原理的に２次関
数型であって３次等の奇数次項を含まないことにあり、
その結果として混変調特性が本質的に優れていることが
挙げられる。特に近年、ＣＡＴＶ放送の開始等により隣
接チャネル間の混変調特性が重視される傾向にあるので
、デュアルＭＯ８ＦＥＴの利点が益々大きな意味を持つ
ようになった。
上述した通り、デュアルＭＯ８−ＦＥＴの優れた混変調
特性は素子構造に基づいた本質的なものであるが、しか
し、それは真性素子部の伝達特性について云えることで
あって、第２図に示した現実の素子では、ドレンイン領
域３と基板１２（ソース）間およびアイランド領域１４
（第１ゲートに対するドレイン）と基板１２（ソース）
間の接合容量で代表される非線型の部分がそれぞれ寄生
素子として付加されるため、必ずしも満足のいく混変調
特性が得られているとは限られず、例えば、ＶＨＦ帯の
デュアルゲートＭＯ３−ＦＥＴでは９０〜９５ｄＢμＶ
程度に止まっているのが現状である。
特性は素子構造に基づいた本質的なものであるが、しか
し、それは真性素子部の伝達特性について云えることで
あって、第２図に示した現実の素子では、ドレンイン領
域３と基板１２（ソース）間およびアイランド領域１４
（第１ゲートに対するドレイン）と基板１２（ソース）
間の接合容量で代表される非線型の部分がそれぞれ寄生
素子として付加されるため、必ずしも満足のいく混変調
特性が得られているとは限られず、例えば、ＶＨＦ帯の
デュアルゲートＭＯ３−ＦＥＴでは９０〜９５ｄＢμＶ
程度に止まっているのが現状である。
本発明の目的は、従来のＭＯ８電界効果トランジスタ素
子が構造的に有する非線型寄生素子による混変調特性劣
化の欠点を解決したデュアル・ゲート型絶縁ゲート電界
効果トランジスタを提供することである。
子が構造的に有する非線型寄生素子による混変調特性劣
化の欠点を解決したデュアル・ゲート型絶縁ゲート電界
効果トランジスタを提供することである。
本発明によれば、デュアル・ゲート型絶縁ゲート電界効
果トランジスタは、半導体基板が表面に素子の活性領域
を形成する一導電型の低濃度シリコン単結晶領域と前記
低濃度シリコン単結晶領域に接して形成される同一導電
型の高濃度シリコン単結晶領域の多層構造から成り、前
記高濃度シリコン単結晶領域は、前記低濃度シリコン単
結晶領域内に形成される活性領域のドレイン領域とアイ
ランド領域の接合面との離間距離を該接合面から延びる
空乏層にそれぞれ接するように部分的に異なる膜厚に設
定されることを含んで構成される。
果トランジスタは、半導体基板が表面に素子の活性領域
を形成する一導電型の低濃度シリコン単結晶領域と前記
低濃度シリコン単結晶領域に接して形成される同一導電
型の高濃度シリコン単結晶領域の多層構造から成り、前
記高濃度シリコン単結晶領域は、前記低濃度シリコン単
結晶領域内に形成される活性領域のドレイン領域とアイ
ランド領域の接合面との離間距離を該接合面から延びる
空乏層にそれぞれ接するように部分的に異なる膜厚に設
定されることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明をｎチャネル・デュアル・ゲート型ＭＯ
８ｔ界効果トランジスタに実施した場合の一実施例を示
す素子構造の断面図で、第２図と共通する部分には同一
符号が付されている。すなわち、本実施例によれば、本
発明のデュアル・ゲート型ＭＯ３電界効果トランジスタ
は、ｎ型不純物を高濃度にドープした低抵抗率の多結晶
シリコン層からなる第１ゲート電極１および第２ゲート
電極２と、ドレイン領域、アイランド領域およびソース
領域としてそれぞれ働く濃度Ｉ Ｘ １０１８ｃｍ−’
程度のｎ＋領域３，４および５と、バック・ゲートのオ
ーミック コンタクトを取るための濃度ｌＸｌ０”ｃｍ
づ程度のＰ“領域６と、アルミ材からなるドレイン電極
７およびソース電極８と、砒素を高濃度にドープした低
抵抗多結晶シリコン層つと、厚さ５００八程度のゲート
酸化膜１０と、特性安定化を目的に形成されたリン・ガ
ラス層１１と、バック・ゲート領域して働く濃度Ｉ Ｘ
１０ ”ＣＩＩ＋−’程度の低不純物濃度に形成され
たＰ−型シリコン単結晶領域１３と、濃度ＩＸ Ｉ Ｑ
”ｃ＋ｎ−３の高不純物濃度をもつＰ“型シリコン単
結晶領域１４とを含む。本実施例によれば、Ｐ−型半導
体領域１３、Ｐ＋型シリコン単結晶領域１４およびバッ
ク・ゲート・コンタクト領域６は、ソース・アルミ電極
８を介してｎ＋型ソース領域５と接続される６従って、
ソース接地で使用する場合には、ｎ＋型ドレンイン領域
３とＰ〜型シリコン単結晶領域１３との間のｐｎ接合に
は１０■程度のドレイン電圧が、また、アイラン１〜領
域４とＰ−型シリコン単結晶領域１３との間のｐｎ接合
には２〜３■程度の電圧が逆バイアス電圧としてそれぞ
れ印加される。この際、ドレイン領域３およびアイラン
ド領域４の不純物濃度はそれぞれＰ−型シリコン単結晶
領域１３の不純物濃度より３桁程高いので、形成される
空乏層はほとんどがＰ−型シリコン単結晶領域１３の側
に伸びてＰ＋型シリコン単結晶領域１４にぶつかり横方
向に拡がる。その拡がりの厚さは、ドレイン領域３とア
イランド領域４の下部に形成されたＰ−シリコン単結晶
領域１３のそれぞれの厚さにほぼ等しくなる形で決定さ
れる。すなわち、トレイン接合の底部およびアイランド
接合の底部とＰ“型シリコン単結晶領域１４との離間距
離でそれぞれ決定されるので、空乏層の拡がりの厚さは
ドレンイン電圧およびアイランド電圧のそれぞれの変動
（高周波的なスウィング）に対して一定となる。
８ｔ界効果トランジスタに実施した場合の一実施例を示
す素子構造の断面図で、第２図と共通する部分には同一
符号が付されている。すなわち、本実施例によれば、本
発明のデュアル・ゲート型ＭＯ３電界効果トランジスタ
は、ｎ型不純物を高濃度にドープした低抵抗率の多結晶
シリコン層からなる第１ゲート電極１および第２ゲート
電極２と、ドレイン領域、アイランド領域およびソース
領域としてそれぞれ働く濃度Ｉ Ｘ １０１８ｃｍ−’
程度のｎ＋領域３，４および５と、バック・ゲートのオ
ーミック コンタクトを取るための濃度ｌＸｌ０”ｃｍ
づ程度のＰ“領域６と、アルミ材からなるドレイン電極
７およびソース電極８と、砒素を高濃度にドープした低
抵抗多結晶シリコン層つと、厚さ５００八程度のゲート
酸化膜１０と、特性安定化を目的に形成されたリン・ガ
ラス層１１と、バック・ゲート領域して働く濃度Ｉ Ｘ
１０ ”ＣＩＩ＋−’程度の低不純物濃度に形成され
たＰ−型シリコン単結晶領域１３と、濃度ＩＸ Ｉ Ｑ
”ｃ＋ｎ−３の高不純物濃度をもつＰ“型シリコン単
結晶領域１４とを含む。本実施例によれば、Ｐ−型半導
体領域１３、Ｐ＋型シリコン単結晶領域１４およびバッ
ク・ゲート・コンタクト領域６は、ソース・アルミ電極
８を介してｎ＋型ソース領域５と接続される６従って、
ソース接地で使用する場合には、ｎ＋型ドレンイン領域
３とＰ〜型シリコン単結晶領域１３との間のｐｎ接合に
は１０■程度のドレイン電圧が、また、アイラン１〜領
域４とＰ−型シリコン単結晶領域１３との間のｐｎ接合
には２〜３■程度の電圧が逆バイアス電圧としてそれぞ
れ印加される。この際、ドレイン領域３およびアイラン
ド領域４の不純物濃度はそれぞれＰ−型シリコン単結晶
領域１３の不純物濃度より３桁程高いので、形成される
空乏層はほとんどがＰ−型シリコン単結晶領域１３の側
に伸びてＰ＋型シリコン単結晶領域１４にぶつかり横方
向に拡がる。その拡がりの厚さは、ドレイン領域３とア
イランド領域４の下部に形成されたＰ−シリコン単結晶
領域１３のそれぞれの厚さにほぼ等しくなる形で決定さ
れる。すなわち、トレイン接合の底部およびアイランド
接合の底部とＰ“型シリコン単結晶領域１４との離間距
離でそれぞれ決定されるので、空乏層の拡がりの厚さは
ドレンイン電圧およびアイランド電圧のそれぞれの変動
（高周波的なスウィング）に対して一定となる。
従って、ドレンイン接合容量およびアイランド接合容量
は何れもが接合容量でありながら、接合にそれぞれ印加
される電圧に対して常に一定値を示す線型容量となるの
で、従来生じていた非線型寄生容量による混変調特性劣
化の問題は改善される。なお、この際注意すべきことは
、ドレイン接合の底部とＰ＋型シリコン単結晶領域１４
との間の離間距離を小さく設定し過ぎるとドレンイン耐
圧劣化を招き、また、アイランド接合の底部とＰ＋型シ
リコン単結晶領域１４との間の離間距離を大きく設定し
過ぎると、このアイランド接合に印加される電圧はドレ
イン接合に印加される電圧の１／３程度と小さいため、
空乏層がＰ＋型シリコン単結晶領域１４にぶつからずア
イランド接合容量に電圧依存性が残ってしまうことであ
る。従って、ドレイン接合およびアイランド接合の各底
部からＰ＋型シリコン単結晶領域１４までの距離を接合
に印加される電圧の大きさに合わせてそれぞれ適切に選
ぶ必要があるが、少なくともアイランド接合の底部から
の距離をトレイン接合の底部からの距離よりも短かく設
定しなければならない。例えば、本実施例の如くドレイ
ン接合とアイランド接合に加わる電圧がそれぞれＩＯＶ
と２〜３Ｖ程度の場合には、それぞれの離間距離を３μ
ｍと２μｍ程度の組み合わせにするのが適切となる。
は何れもが接合容量でありながら、接合にそれぞれ印加
される電圧に対して常に一定値を示す線型容量となるの
で、従来生じていた非線型寄生容量による混変調特性劣
化の問題は改善される。なお、この際注意すべきことは
、ドレイン接合の底部とＰ＋型シリコン単結晶領域１４
との間の離間距離を小さく設定し過ぎるとドレンイン耐
圧劣化を招き、また、アイランド接合の底部とＰ＋型シ
リコン単結晶領域１４との間の離間距離を大きく設定し
過ぎると、このアイランド接合に印加される電圧はドレ
イン接合に印加される電圧の１／３程度と小さいため、
空乏層がＰ＋型シリコン単結晶領域１４にぶつからずア
イランド接合容量に電圧依存性が残ってしまうことであ
る。従って、ドレイン接合およびアイランド接合の各底
部からＰ＋型シリコン単結晶領域１４までの距離を接合
に印加される電圧の大きさに合わせてそれぞれ適切に選
ぶ必要があるが、少なくともアイランド接合の底部から
の距離をトレイン接合の底部からの距離よりも短かく設
定しなければならない。例えば、本実施例の如くドレイ
ン接合とアイランド接合に加わる電圧がそれぞれＩＯＶ
と２〜３Ｖ程度の場合には、それぞれの離間距離を３μ
ｍと２μｍ程度の組み合わせにするのが適切となる。
以上はｎチャネル型電界効果トランジスタで形成された
場合について説明し７′ＳがＰチャネル型電界効果トラ
ンジスタの場合についても当然実施し得る。
場合について説明し７′ＳがＰチャネル型電界効果トラ
ンジスタの場合についても当然実施し得る。
以上詳細に説明したように、本発明によれば、ドレイン
接合およびアイランド接合の各底部の下方に、それぞれ
の接合から適切な距離だけ離して素子形成領域と同一導
電型の高不純物濃度領域を設けることにより、ドレイン
耐圧を劣化させることなく、ドレイン接合容量およびア
イランド接合容量の各非線型性を取り除き線型容量とす
ることができるので、デュアルゲート型絶縁ゲート電界
効果トランジスタの混変調特性を１０ｄＢ程度向上せし
め得る顕著なる効果を有する。
接合およびアイランド接合の各底部の下方に、それぞれ
の接合から適切な距離だけ離して素子形成領域と同一導
電型の高不純物濃度領域を設けることにより、ドレイン
耐圧を劣化させることなく、ドレイン接合容量およびア
イランド接合容量の各非線型性を取り除き線型容量とす
ることができるので、デュアルゲート型絶縁ゲート電界
効果トランジスタの混変調特性を１０ｄＢ程度向上せし
め得る顕著なる効果を有する。
の一実施例を示す素子構造の断面図、第２図は従来のｎ
チャネル・デュアル・ゲート型ＭＯ３電界効果トランジ
スタの素子構造を示す断面図である。
チャネル・デュアル・ゲート型ＭＯ３電界効果トランジ
スタの素子構造を示す断面図である。
１・・・第１ゲート電極、２・・・第２ゲート電極、３
・・・ｎ＋型トドレイン領域４・・・ｎ＋＋アイランド
領域、５・・・ｎ＋＋ソース領域、６・・・バック・ゲ
ート・コンタクト領域、７・・・トレイン・アルミ電極
、８・・・ソース・アルミ電極、９・・・低抵抗多結晶
シリコン層、１０．・・・ゲート酸化膜、１１・・・リ
ン・ガラス層、１３・・・Ｐ−型シリコン単結晶領域、
１４・・・Ｐ４型シリコン単結晶領域。
・・・ｎ＋型トドレイン領域４・・・ｎ＋＋アイランド
領域、５・・・ｎ＋＋ソース領域、６・・・バック・ゲ
ート・コンタクト領域、７・・・トレイン・アルミ電極
、８・・・ソース・アルミ電極、９・・・低抵抗多結晶
シリコン層、１０．・・・ゲート酸化膜、１１・・・リ
ン・ガラス層、１３・・・Ｐ−型シリコン単結晶領域、
１４・・・Ｐ４型シリコン単結晶領域。
Claims (1)
- 半導体基板は表面に素子の活性領域を形成する一導電型
の低濃度シリコン単結晶領域と前記低濃度シリコン単結
晶領域に接して形成される同一導電型の高濃度シリコン
単結晶領域の多層構造から成り、前記高濃度シリコン単
結晶領域は、前記低濃度シリコン単結晶領域内に形成さ
れる活性領域のドレイン領域とアイランド領域の接合面
との離間距離を該接合面から延びる空乏層にそれぞれ接
するように部分的に異なる膜厚に設定されることを特徴
とするデュアル・ゲート型絶縁ゲート電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19671488A JPH0245977A (ja) | 1988-08-05 | 1988-08-05 | デュアル・ゲート型絶録ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19671488A JPH0245977A (ja) | 1988-08-05 | 1988-08-05 | デュアル・ゲート型絶録ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245977A true JPH0245977A (ja) | 1990-02-15 |
Family
ID=16362368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19671488A Pending JPH0245977A (ja) | 1988-08-05 | 1988-08-05 | デュアル・ゲート型絶録ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419100B1 (ko) * | 2001-06-28 | 2004-02-19 | 동부전자 주식회사 | 반도체 장치 |
-
1988
- 1988-08-05 JP JP19671488A patent/JPH0245977A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419100B1 (ko) * | 2001-06-28 | 2004-02-19 | 동부전자 주식회사 | 반도체 장치 |
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