JPH0360152A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
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- JPH0360152A JPH0360152A JP1196000A JP19600089A JPH0360152A JP H0360152 A JPH0360152 A JP H0360152A JP 1196000 A JP1196000 A JP 1196000A JP 19600089 A JP19600089 A JP 19600089A JP H0360152 A JPH0360152 A JP H0360152A
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の入力保護回路に関する。
（従来の技術）
従来、この秤の回路としては第６図に示すものが知られ
ている（特廓昭６２−２５９５９５号参照）。
ている（特廓昭６２−２５９５９５号参照）。
同図において、１はＮ型基板であり、Ｎ型基板１の主面
には、Ｐ＋拡散層２．Ｎ４基板コンタク！・領域３およ
び２個のＰウェル４，５が形成されているとともにＰウ
ェル４の表面部一端側の部分にはＰ１ウェルコンタクト
領域６が形成されている。また、Ｐウェル４内にはダイ
オード用のＮ１拡散層７が形成されており、他のＰウェ
ル５内にはＮ４拡散層８が形成され、このＮ４拡散層８
の１−に絶縁膜９を介して多結術シリコン電極１１が形
成されている。また、１２はシリコン酸化膜である。
には、Ｐ＋拡散層２．Ｎ４基板コンタク！・領域３およ
び２個のＰウェル４，５が形成されているとともにＰウ
ェル４の表面部一端側の部分にはＰ１ウェルコンタクト
領域６が形成されている。また、Ｐウェル４内にはダイ
オード用のＮ１拡散層７が形成されており、他のＰウェ
ル５内にはＮ４拡散層８が形成され、このＮ４拡散層８
の１−に絶縁膜９を介して多結術シリコン電極１１が形
成されている。また、１２はシリコン酸化膜である。
一方、第７図は第６図の等価回路図であるが、Ｐ′拡散
層２で抵抗１３が形成され、その一端に入力端子１４が
接続されている。
層２で抵抗１３が形成され、その一端に入力端子１４が
接続されている。
また、Ｐ＋拡散層２とＮ型基板１とのＰＮ接合で、第１
のダイ−オード１５が構成され、そのカソードがＮ＋基
板コンタクト領域３を介して電源ＶＤＤに接続されてい
る。
のダイ−オード１５が構成され、そのカソードがＮ＋基
板コンタクト領域３を介して電源ＶＤＤに接続されてい
る。
Ｐウェル４とＮ′拡散層７とのＰＮ接合で第２のダイオ
ード１６が構成され、そのカソードは抵抗１３の他端に
接続され、アノードはＰ＋ウェルコンタク領域６を介し
て低電位点ＶＳＳに接続されている。また、Ｎ＋拡散層
８．絶縁膜９および多結晶シリコン電極１１のＭＯＳキ
ャパシタによりコンデンサ１７が構成され、その一端は
抵抗１７３の他端に接続され、コンデンサ１７の他端は
低電位点Ｖｓｓに接続されている。そして、このコンデ
ンサ１７と抵抗１３とでフィルタ回路が構成され、その
出力線路１８が、出力端子２０を介してＮ型基板１の他
の部位に形成された図示省略のＣＭＯ５に接続されてい
る。
ード１６が構成され、そのカソードは抵抗１３の他端に
接続され、アノードはＰ＋ウェルコンタク領域６を介し
て低電位点ＶＳＳに接続されている。また、Ｎ＋拡散層
８．絶縁膜９および多結晶シリコン電極１１のＭＯＳキ
ャパシタによりコンデンサ１７が構成され、その一端は
抵抗１７３の他端に接続され、コンデンサ１７の他端は
低電位点Ｖｓｓに接続されている。そして、このコンデ
ンサ１７と抵抗１３とでフィルタ回路が構成され、その
出力線路１８が、出力端子２０を介してＮ型基板１の他
の部位に形成された図示省略のＣＭＯ５に接続されてい
る。
そして通常の動作時には、入力端子１４から入った信号
は、抵抗１３を介して０ＭＯ３に伝わる。
は、抵抗１３を介して０ＭＯ３に伝わる。
この時、第１．第２のダイオード１５．１６は、共に逆
バイアスされていて非導通状態とされている。
バイアスされていて非導通状態とされている。
入力端子１４から電源電圧ＶＤＤよりも高い電汗のノイ
ズ等が入力された場合は、第１のダイオード１５が順バ
イアスされ、ノイズはＮ型基板１中を通って電源ＶＤＤ
にバイパスされる。
ズ等が入力された場合は、第１のダイオード１５が順バ
イアスされ、ノイズはＮ型基板１中を通って電源ＶＤＤ
にバイパスされる。
また、低電位ＶＳＳよりも低い電圧のノイズ等が入力さ
れた場合は、第２のダイオード１６が順バイアスされ、
ノイズはＰウェル４を通って低電位点ＶＳＳにバイパス
される。
れた場合は、第２のダイオード１６が順バイアスされ、
ノイズはＰウェル４を通って低電位点ＶＳＳにバイパス
される。
（発明が解決しようとする課題）
しかしながら、上記の如き従来の半導体装置の入力保護
回路にあっては、入力端子１４から電源電圧ＶＤＤより
も高い電圧のノイズ等が入力された場合、上記の如くＰ
＋拡散層２とＮ型基板１とのＰＮ接合で形成される第１
のダイオード１５が順バイアスされ、ノイズはＮ型基板
１中を通って電源側ＶＣ）Ｄにバイパスされるが、この
時、Ｐ＋拡散層２からＮ型基板１に向かって多量の正孔
（少数キャリア）が注入される。この注入された正孔は
、Ｎ型基板１中を拡散し、他のＰウェルに到達してその
Ｐウェルの電化変動を引き起こし、寄生バイポーラトラ
ンジスタ、または寄生サイリスタをＯＮ状態に転じさせ
るいわゆるラッチアップ現象のトリガとなるおそれがあ
る。
回路にあっては、入力端子１４から電源電圧ＶＤＤより
も高い電圧のノイズ等が入力された場合、上記の如くＰ
＋拡散層２とＮ型基板１とのＰＮ接合で形成される第１
のダイオード１５が順バイアスされ、ノイズはＮ型基板
１中を通って電源側ＶＣ）Ｄにバイパスされるが、この
時、Ｐ＋拡散層２からＮ型基板１に向かって多量の正孔
（少数キャリア）が注入される。この注入された正孔は
、Ｎ型基板１中を拡散し、他のＰウェルに到達してその
Ｐウェルの電化変動を引き起こし、寄生バイポーラトラ
ンジスタ、または寄生サイリスタをＯＮ状態に転じさせ
るいわゆるラッチアップ現象のトリガとなるおそれがあ
る。
このラッチアップ現象の発生を防止するためには、Ｐ＋
拡散層２はＮ型基板１上においてＣＭＯ８等の半導体装
置の形成部位から十分離れた（Ｉ′１．置に形成する等
の手段を講じて寄生バイポーラトランジスタ等を動作し
に＜＜シてやる必要があるが、このような手段をとると
、チップ面積の増大をもたらすという問題点があった。
拡散層２はＮ型基板１上においてＣＭＯ８等の半導体装
置の形成部位から十分離れた（Ｉ′１．置に形成する等
の手段を講じて寄生バイポーラトランジスタ等を動作し
に＜＜シてやる必要があるが、このような手段をとると
、チップ面積の増大をもたらすという問題点があった。
この発明は、上記課題に鑑み、ラッチアップ現象の発生
を防止でき、かつチップ面積を小さくすることができる
半導体装置の入力保護回路を提（Ｊ’−することを目的
とす−る。
を防止でき、かつチップ面積を小さくすることができる
半導体装置の入力保護回路を提（Ｊ’−することを目的
とす−る。
（課題を解決するための手段）
この発明は、上記課題を達成するために、半導体基板１
−に形成される半導体装置の入力保護回路において、 第１導電型の半導体基板主面に形成された第１導電型高
濃度拡散層と、 上記第１導電型高濃度拡散層上に形成され、かつ入出力
端子が接続される第２導電型の半導体層と、 上記第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面側に形成された第１導電型の半導
体層と、を有し、 ４二記第２導電型の半導体層に接続された出力端ｒ−に
半導体装置を接続することにより１つの系板１−に入力
保護回路と半導体装置が形成されることを特徴とする （作用） この発明では、第２導電型の半導体層内であって第１導
電型高濃度拡散層との接合面側には第１導電型の半導体
層が形成され、電源電圧より高い電圧のノイズが入力さ
れた場合、」二記第１導電型半導体層内に正孔（少数キ
ャリア）の拡散を妨げる向きの内蔵電界が発生する。こ
のため、第１導電型高濃度拡散層領域へ注入される正孔
の量が低くおさえられ、ラッチアップ現象のトリガとな
ることが抑止される。
−に形成される半導体装置の入力保護回路において、 第１導電型の半導体基板主面に形成された第１導電型高
濃度拡散層と、 上記第１導電型高濃度拡散層上に形成され、かつ入出力
端子が接続される第２導電型の半導体層と、 上記第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面側に形成された第１導電型の半導
体層と、を有し、 ４二記第２導電型の半導体層に接続された出力端ｒ−に
半導体装置を接続することにより１つの系板１−に入力
保護回路と半導体装置が形成されることを特徴とする （作用） この発明では、第２導電型の半導体層内であって第１導
電型高濃度拡散層との接合面側には第１導電型の半導体
層が形成され、電源電圧より高い電圧のノイズが入力さ
れた場合、」二記第１導電型半導体層内に正孔（少数キ
ャリア）の拡散を妨げる向きの内蔵電界が発生する。こ
のため、第１導電型高濃度拡散層領域へ注入される正孔
の量が低くおさえられ、ラッチアップ現象のトリガとな
ることが抑止される。
（実施例の説ＩＩＩ″Ｉ）
次に本発明の実施例を図面に基いて説明する。
第１図は本発明が適用された第１の実施例の縦断面図で
あり、第２図は第１図の等価回路図である。
あり、第２図は第１図の等価回路図である。
第１図においてＮ型基板１の主面−側端部にはＮ中波散
層３０が形成され、このＮ中波散層３０上にはさらに選
択エピタキシャル法等によりＰ型車導体層３１が形成さ
れている。そして、このＰ型車導体層３１中であってＮ
中波散層３０との接合面側には、Ｎ中波散層３０内のＮ
型不純物を上方拡散させることにより、Ｎ型半導体層３
１Ａが形成されている。
層３０が形成され、このＮ中波散層３０上にはさらに選
択エピタキシャル法等によりＰ型車導体層３１が形成さ
れている。そして、このＰ型車導体層３１中であってＮ
中波散層３０との接合面側には、Ｎ中波散層３０内のＮ
型不純物を上方拡散させることにより、Ｎ型半導体層３
１Ａが形成されている。
また、この例では、上記Ｐ型半導体層３１で抵抗３４が
形成され、その一端は入力端子１４側に接続されるとと
もに、上記抵抗３４を形成するＰ型車導体層３１とＮ型
半導体層３１ＡとのＰＮ接合で第１のダイオード３５が
形成され、そのカソードがＮ子基板コンタクト領域３を
介して電源Ｖ１１Ｄに接続されている。
形成され、その一端は入力端子１４側に接続されるとと
もに、上記抵抗３４を形成するＰ型車導体層３１とＮ型
半導体層３１ＡとのＰＮ接合で第１のダイオード３５が
形成され、そのカソードがＮ子基板コンタクト領域３を
介して電源Ｖ１１Ｄに接続されている。
なお、上記以外の他の構成は上記従来例と全く同一なの
で同一符号を付し、その説明を省略する。
で同一符号を付し、その説明を省略する。
ところで、この実施例では、通常の動作時には、入力端
−子１４から入力された信号は、１氏抗３４を介してＣ
ＭＯ３に伝わる。このとき、第１．第２のダイオード３
５．１６はともに逆バイアスされて非導通状態とされて
いる。
−子１４から入力された信号は、１氏抗３４を介してＣ
ＭＯ３に伝わる。このとき、第１．第２のダイオード３
５．１６はともに逆バイアスされて非導通状態とされて
いる。
一方、入力端子１４から電源電圧ＶＤＤよりも高い電圧
のノイズ等が入力された場合、第１のダイオード３５が
順バイアスされ、ノイズはＮ型基板１中を通って電源側
ＶＤＤにバイパスされる。
のノイズ等が入力された場合、第１のダイオード３５が
順バイアスされ、ノイズはＮ型基板１中を通って電源側
ＶＤＤにバイパスされる。
ところで、この場合、Ｐ型車導体層３１をエミッタ、Ｎ
型半導体層３１ＡおよびＮ中波散層３０をベース、内部
ロジックのＰウェルをコレクタとする寄生ラテラルＰＮ
Ｐトランジスタ４０が形成される。
型半導体層３１ＡおよびＮ中波散層３０をベース、内部
ロジックのＰウェルをコレクタとする寄生ラテラルＰＮ
Ｐトランジスタ４０が形成される。
この場合、まず寄生ＰＮＰＩ−ランジスタ４０のエミッ
タを形成するＰ型車導体層３１の不純物濃度を下げるこ
とは容易である。これによりまずＮ型基板１中に注入さ
れる正孔の量を制限することができる。
タを形成するＰ型車導体層３１の不純物濃度を下げるこ
とは容易である。これによりまずＮ型基板１中に注入さ
れる正孔の量を制限することができる。
また、寄生ＰＮＰＩ−ランジスタ４０のベース領域を構
成するＮ型半導体層３１Ａ内であってＰ型車導体層３１
の接合部近傍にはＮ中型の高濃度領域が存在し、エミッ
タを構成するＰ型車導体層３１から注入された正孔の拡
散を妨げる向きの内蔵電界が発生する。そして、」二記
Ｎ十型の高濃度領域によって、Ｐ型エミッタからベース
側へ注入された正孔は再結合されてしまう。このため、
エミッタを単結品で形成し、エミッタ・ベース接合部近
傍のベース領域中に高濃度領域がない上記従来例に比し
て、エミッタ領域からベース領域への正孔の移動が妨げ
られ、エミッタ電流の内に、１１める正孔電流の割合す
なわちエミッタ注入効率が下がり、電流増幅率ｈＦＥが
小さくなる。
成するＮ型半導体層３１Ａ内であってＰ型車導体層３１
の接合部近傍にはＮ中型の高濃度領域が存在し、エミッ
タを構成するＰ型車導体層３１から注入された正孔の拡
散を妨げる向きの内蔵電界が発生する。そして、」二記
Ｎ十型の高濃度領域によって、Ｐ型エミッタからベース
側へ注入された正孔は再結合されてしまう。このため、
エミッタを単結品で形成し、エミッタ・ベース接合部近
傍のベース領域中に高濃度領域がない上記従来例に比し
て、エミッタ領域からベース領域への正孔の移動が妨げ
られ、エミッタ電流の内に、１１める正孔電流の割合す
なわちエミッタ注入効率が下がり、電流増幅率ｈＦＥが
小さくなる。
このため、第１のダイオード３５が順バイアスされても
内部ロジックのＰウェルへ流れる正孔の偵、すなわち寄
生ラテラルＰＮＰＩ−ランジスタのコレクタ電流が低く
抑えられ、ラッチアップ現象のトリガとなることが抑止
される。また、これにより入力保護回路とＣＭＯ３等の
半導体装置の形成部位との間隔を短くすることができ、
同一基板Ｈに入力保護回路とＣＭＯ８等の半導体装置を
形成できるとともにチップ面積も小さくできる。
内部ロジックのＰウェルへ流れる正孔の偵、すなわち寄
生ラテラルＰＮＰＩ−ランジスタのコレクタ電流が低く
抑えられ、ラッチアップ現象のトリガとなることが抑止
される。また、これにより入力保護回路とＣＭＯ３等の
半導体装置の形成部位との間隔を短くすることができ、
同一基板Ｈに入力保護回路とＣＭＯ８等の半導体装置を
形成できるとともにチップ面積も小さくできる。
次に、本発明の第２の実施例を説明する。
第３図は第２の実施ｆＦ１の縦断面図であり、第４図は
第３図の等価回路図である。
第３図の等価回路図である。
ところで、この第２の実施例がに記第１の実施例と異な
るのは、Ｎ中波散層３０上には、Ｐ型多結昂シリコン４
１が形成されて、このＰ型多結品シリコン４１中であっ
てＮ中波散層３０との接合面ｆｌｌｌ＋にはＮ型多結晶
シリコン４１Ａが形成されていることである。
るのは、Ｎ中波散層３０上には、Ｐ型多結昂シリコン４
１が形成されて、このＰ型多結品シリコン４１中であっ
てＮ中波散層３０との接合面ｆｌｌｌ＋にはＮ型多結晶
シリコン４１Ａが形成されていることである。
そして、このｆ＋１では、Ｐ型多枯品シリコン４１で祇
抗４４が形成され、このＰ型多結品シリコン４１とＮ型
多結晶シリコン４１ＡとのＰＮ接合で第１のダイオード
（過電圧バイパスダイオード）４５が形成されている。
抗４４が形成され、このＰ型多結品シリコン４１とＮ型
多結晶シリコン４１ＡとのＰＮ接合で第１のダイオード
（過電圧バイパスダイオード）４５が形成されている。
ところで、この実施例では、Ｐ型多結品シリコン４１を
エミッタ、Ｎ型多結品シリコン４１ＡおよびＮ中波散層
３０をベース、内部ロジックのＰウェルをコレクタとす
る寄生ラテラルＰＮＰトランジスタ５０が形成され、エ
ミッタ・ベース接合は多結品シリコン中にある。一方、
多結品シリコンより形成されるエミッタ・ベース接合近
傍には、」二記第１の実施例の場合に比して正孔の再結
合中心が多く存在する。このためＰ型エミッタからベー
スへ注入された正孔は」二記第１の実施例に比べてより
多く再結合されてしまい、本実施例によって形成される
寄生ラテラルＰＮＰＩ−ランジスタ５０では、さらにエ
ミッタ領域からベース領域への正孔の移動が妨げられ、
電磁増幅率りやもさらに小さくなる。このため、この実
施例では第１の実施例に比してよりラッチアップ現象が
抑止され、チップ面積も小さくすることができる。
エミッタ、Ｎ型多結品シリコン４１ＡおよびＮ中波散層
３０をベース、内部ロジックのＰウェルをコレクタとす
る寄生ラテラルＰＮＰトランジスタ５０が形成され、エ
ミッタ・ベース接合は多結品シリコン中にある。一方、
多結品シリコンより形成されるエミッタ・ベース接合近
傍には、」二記第１の実施例の場合に比して正孔の再結
合中心が多く存在する。このためＰ型エミッタからベー
スへ注入された正孔は」二記第１の実施例に比べてより
多く再結合されてしまい、本実施例によって形成される
寄生ラテラルＰＮＰＩ−ランジスタ５０では、さらにエ
ミッタ領域からベース領域への正孔の移動が妨げられ、
電磁増幅率りやもさらに小さくなる。このため、この実
施例では第１の実施例に比してよりラッチアップ現象が
抑止され、チップ面積も小さくすることができる。
次に、上記実施例に示した半導体装置の入力保護回路の
製造方法について説明するが、ここでは第２の実施例に
示した入力保護回路の製造方法について第５図を参照し
ながら説明する。
製造方法について説明するが、ここでは第２の実施例に
示した入力保護回路の製造方法について第５図を参照し
ながら説明する。
まず、同図（ａ）に示す如く、Ｎ型基板１の主面１−に
シリコン酸化膜１２を形成する。次に、該形成されたシ
リコン酸化膜１２のうち、拡散層形成部分３０． ３．
７．６．８の部分のシリコン酸化膜１２を除去する。
シリコン酸化膜１２を形成する。次に、該形成されたシ
リコン酸化膜１２のうち、拡散層形成部分３０． ３．
７．６．８の部分のシリコン酸化膜１２を除去する。
その後、Ｎ型基板１の主面に２つのＰウェル４．５を形
成し、さらに上記シリコン酸化膜１２の除去部分にＮ中
波散層３０゜３、 ７．８およびＰ中波散層６を設ける
。また、Ｎ中波散層８上には絶縁膜９を介して多結品シ
リコン電極１１を蒸着形成する。
成し、さらに上記シリコン酸化膜１２の除去部分にＮ中
波散層３０゜３、 ７．８およびＰ中波散層６を設ける
。また、Ｎ中波散層８上には絶縁膜９を介して多結品シ
リコン電極１１を蒸着形成する。
次に、同図（ｂ）に示す如く、Ｎ中波散層３０にに多結
品シリコン層を選択エピタキシャル法によって形成し、
さらに該多１ｉ’ｉ品シリコン層にＰ型不純物を注入し
てＰ型多結晶シリコン４１を形成する。
品シリコン層を選択エピタキシャル法によって形成し、
さらに該多１ｉ’ｉ品シリコン層にＰ型不純物を注入し
てＰ型多結晶シリコン４１を形成する。
こうして、Ｎ中波散層３０上にＰ型多結品シリコン４１
が形成されると、この状態で熱処理を行ない、Ｎ中波散
層３０中のＮ型不純物をＰ型多結昂シリコン４１中に上
方拡散させ、同図（Ｃ）に示す如く、Ｐ型多結晶シリコ
ン４１中であってＮ＋拡散層３０との接合面側にＮ型多
結品シリコン４１Ａを形成する。
が形成されると、この状態で熱処理を行ない、Ｎ中波散
層３０中のＮ型不純物をＰ型多結昂シリコン４１中に上
方拡散させ、同図（Ｃ）に示す如く、Ｐ型多結晶シリコ
ン４１中であってＮ＋拡散層３０との接合面側にＮ型多
結品シリコン４１Ａを形成する。
最後に、同図（ｄ）に示す如く、Ｐ型多結品シリコン４
１の一側を入力端子１４に、他側を出力線路１８を介し
て出力端子２０に接続し、該出力線路１８にＮ中波散層
７．多結品シリコン電極１１を接続する。また、Ｎ中波
散層３を電源側ｖ１）Ｄに、Ｐ中波散層６とＮ中波散層
８を低電（，７点ｖ５ｓに接続する。
１の一側を入力端子１４に、他側を出力線路１８を介し
て出力端子２０に接続し、該出力線路１８にＮ中波散層
７．多結品シリコン電極１１を接続する。また、Ｎ中波
散層３を電源側ｖ１）Ｄに、Ｐ中波散層６とＮ中波散層
８を低電（，７点ｖ５ｓに接続する。
こうして、第２の実施例に示した入力保護回路が製造さ
れることになる。
れることになる。
なお、第１の実施例に示した入力保護回路を製造するに
は、第５図（Ｃ）において、Ｎ中波散層３０上にＰ型多
結品シリコン４１を形成する代わりにＰ型半導体層３１
を形成し、しかる後に熱処理を行ない、これによってＮ
中波散層３０中のＮ型不純物をＰ型半導体３１中に」三
方拡散し、Ｎ＋拡散層３０との接合面側にＮ型半導体層
３１Ａを形成すれば良い。
は、第５図（Ｃ）において、Ｎ中波散層３０上にＰ型多
結品シリコン４１を形成する代わりにＰ型半導体層３１
を形成し、しかる後に熱処理を行ない、これによってＮ
中波散層３０中のＮ型不純物をＰ型半導体３１中に」三
方拡散し、Ｎ＋拡散層３０との接合面側にＮ型半導体層
３１Ａを形成すれば良い。
（発明の効果）
本発明に係る半導体装置の入力保護回路は、上記の如く
、第１導電型の半導体基板主面に形成された第１導電型
高濃度拡散屑と、この第１導電型高濃度拡散層上に形成
され入出力端子が接続される第２導電型の半導体層と、
この第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面側に形成された第１導電型の半導
体層とを備え、上記出力端子に半導体装置を接続するこ
とにより１つの基板上に入力保護回路と半導体装置が形
成されるよう構成したので、ラッチアップ現象の発生を
防止でき、かつチップ面積を小さくすることができ半導
体装置の入力保護回路を得ることができる等の効果を有
する。
、第１導電型の半導体基板主面に形成された第１導電型
高濃度拡散屑と、この第１導電型高濃度拡散層上に形成
され入出力端子が接続される第２導電型の半導体層と、
この第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面側に形成された第１導電型の半導
体層とを備え、上記出力端子に半導体装置を接続するこ
とにより１つの基板上に入力保護回路と半導体装置が形
成されるよう構成したので、ラッチアップ現象の発生を
防止でき、かつチップ面積を小さくすることができ半導
体装置の入力保護回路を得ることができる等の効果を有
する。
第１図は木兄ｎＪ１が適用された第１の実施例の縦断面
図、第２図は第１図の等価回路図、第３図は第２の実施
例の縦断面図、第４図は第３図の等価回路図、第５図は
第２の実施例に係る半導体装置の入力保護回路の製造方
法の説明園、第６図は従来例の縦断面図、第７図は第６
図の等価園路図である。 １・・・Ｎ型基板 ３・・・Ｎ子基板コンタクト領域 ４．５・・・Ｐウェル ６・・・Ｐ’ ウェルコンタクト領域 ７．８・・・Ｎ“拡散層 ９・・・絶縁膜 １１・・・多結１’ｉｉ’ｌシリコン電極１２・・・シ
リコン酸化膜 １４・・・入力端子 １６・・・第２のダイオード １８・・・出力線路 ２０・・・出力端子 ３０・・・Ｎ中波散層 ３１・・・Ｐ型半導体層 ３１Ａ・・・Ｎ型半導体層 １３．３４．４４・・・抵抗 １５、 ３５．４５・・・第１のダイオード４０．５０
・・・寄生ラテラルＰＮＰトランジスタ４１・・・Ｐ型
多結昂シリコン
図、第２図は第１図の等価回路図、第３図は第２の実施
例の縦断面図、第４図は第３図の等価回路図、第５図は
第２の実施例に係る半導体装置の入力保護回路の製造方
法の説明園、第６図は従来例の縦断面図、第７図は第６
図の等価園路図である。 １・・・Ｎ型基板 ３・・・Ｎ子基板コンタクト領域 ４．５・・・Ｐウェル ６・・・Ｐ’ ウェルコンタクト領域 ７．８・・・Ｎ“拡散層 ９・・・絶縁膜 １１・・・多結１’ｉｉ’ｌシリコン電極１２・・・シ
リコン酸化膜 １４・・・入力端子 １６・・・第２のダイオード １８・・・出力線路 ２０・・・出力端子 ３０・・・Ｎ中波散層 ３１・・・Ｐ型半導体層 ３１Ａ・・・Ｎ型半導体層 １３．３４．４４・・・抵抗 １５、 ３５．４５・・・第１のダイオード４０．５０
・・・寄生ラテラルＰＮＰトランジスタ４１・・・Ｐ型
多結昂シリコン
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成される半導体装置の入力保護回
路において、 第１導電型の半導体基板主面に形成された第１導電型高
濃度拡散層と、 上記第１導電型高濃度拡散層上に形成され、かつ入出力
端子が接続される第２導電型の半導体層と、 上記第２導電型の半導体層内であって上記第１導電型高
濃度拡散層との接合面側に形成された第１導電型の半導
体層と、を有し、 上記第２導電型の半導体層に接続された出力端子に半導
体装置を接続することにより１つの基板上に入力保護回
路と半導体装置が形成されることを特徴とする半導体装
置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196000A JP2557984B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196000A JP2557984B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360152A true JPH0360152A (ja) | 1991-03-15 |
| JP2557984B2 JP2557984B2 (ja) | 1996-11-27 |
Family
ID=16350554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196000A Expired - Fee Related JP2557984B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557984B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006111319A (ja) * | 2004-10-15 | 2006-04-27 | Toyo Seikan Kaisha Ltd | サックバックノズル |
| JP2010123796A (ja) * | 2008-11-20 | 2010-06-03 | Sharp Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431289A (en) * | 1977-08-15 | 1979-03-08 | Fujitsu Ltd | Semiconductor device |
| JPS6364358A (ja) * | 1986-09-05 | 1988-03-22 | Nissan Motor Co Ltd | Ｃｍｏｓ半導体装置 |
-
1989
- 1989-07-28 JP JP1196000A patent/JP2557984B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431289A (en) * | 1977-08-15 | 1979-03-08 | Fujitsu Ltd | Semiconductor device |
| JPS6364358A (ja) * | 1986-09-05 | 1988-03-22 | Nissan Motor Co Ltd | Ｃｍｏｓ半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006111319A (ja) * | 2004-10-15 | 2006-04-27 | Toyo Seikan Kaisha Ltd | サックバックノズル |
| JP2010123796A (ja) * | 2008-11-20 | 2010-06-03 | Sharp Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557984B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |