JPH0360168A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み／消去／読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ素子を薄膜トランジスタ
で構成した薄膜トランジスタメモリが考えられている。

第１４図は従来の薄膜トランジスタメモリの１つのメモ
リ素子Ｍの断面を示している。この薄膜トランジスタメ
モリは、ガラス等からなる絶縁基板１の上にメモリ用薄
膜トランジスタＴ１と選択用薄膜トランジスタＴ２とを
互いに隣接させて形成したもので、メモリ用薄膜トラン
ジスタ（以下メモリトランジスタという）ＴＩは、基板
１上に形成したゲート電極Ｇ１と、その上に基板１全面
にわたって形成した電荷蓄積機能をもつゲート絶縁膜２
と、このゲート絶縁膜２の上に前記ゲート電極Ｇ１と対
向させて形成したｉ−ａ−５ｔ（ｉ型アモルファスφシ
リコン）からなるｉ型半導体層３と、このｉ型半導体層
３の上の両側部にｎ・−ａ−Ｓｉ（ｎ型不純物をドープ
したアモルファス・シリコン）からなるｎ型半導体層４
を介して形成されたソース電極Ｓ１およびドレイン電極
Ｄ１とからなっている。このメモリトランジスタＴ１の
ゲート絶縁膜２は、シリコン原子Ｓ１と窒素原子Ｎとの
組成比Ｓ　ｉ　／　Ｎを化学量論比（Ｓｌ／　Ｎ　−０
，７５）より太きく　　（Ｓｌ　／Ｎ−０，８５〜１．
１５）にして電荷蓄積機能をもたせた窒化シリコン（Ｓ
ＩＮ）で形成されている。また、選択用薄膜トランジス
タ（以下選択トランジスタという）Ｔ２は、上記メモリ
トランジスタＴ１のゲート絶縁膜２の上に形成したゲー
ト電極Ｇ２と、その上に基板１全面にわたって形成した
電荷蓄積機能のないゲート絶縁膜５と、このゲート絶縁
１４５の上に前記ゲート電極Ｇ２と対向させて形成した
１−ａ−Ｓｉからなるｉ型半導体層６と、このｉ型半導
体層６の上にｎ”−ａ−３１からなるｎ型半導体層７を
介して形成したソース電極Ｓ２およびドレイン電極ｐ２
とからなっている。この選択トランジスタＴ２のゲート
絶縁膜５は、組成比ＳＩ／Ｎを化学量論比（Ｓｉ　／Ｎ
−０，７５）とほぼ同じにした窒化シリコンで形成され
ている。そして、この選択トランジスタＴ２のソース電
極Ｓ２は、このソース電極Ｓ２と一体に形成した接続配
線８を介して上記メモリトランジスタＴ１のドレイン電
極Ｄ１に接続されており、上記メモリトランジスタＴ１
と選択トランジスタＴ２とによってメモリ素子Ｍが構成
されている。また、上記メモリトランジスタＴ１のゲー
ト電極Ｇ１は、これと一体に形成した第１のゲートライ
ンＧＬ１につながり、選択トランジスタＴ２のゲート電
極Ｇ２はこれと一体に形成した第２のゲートラインＧＬ
２につながっており、さらにメモリトランジスタＴ１の
ソース電極Ｓ１はこれと一体のソースライン（図示せず
）につながり、選択トランジスタＴ２のドレイン電極Ｄ
２はこれと一体のドレインライン（図示せず）につなが
っている。なお、９はメモリ素子Ｍを覆う保護絶縁膜で
ある。

第１５図は上記従来の薄膜トランジスタメモリの回路図
である。第１５図において、ＧＬＩ。

ＧＬ２は２本一対のゲートライン（アドレスライン）、
ＳＬおよびＤＬはソースおよびドレインライン（データ
ライン）であり、ゲートラインＧＬ１．ＧＬ２とソース
、ドレインラインＳＬ。

ＤＬとは互いに直交させてマトリックス状に配列されて
いる。そして、上記メモリトランジスタＴ１と選択トラ
ンジスタＴ２とからなるメモリ素子Ｍは、ゲートライン
ＧＬＩ、ＧＬ２とソース。

ドレインラインＳＬ、ＤＬとの交差部にそれぞれ配置さ
れており、メモリトランジスタＴ１のゲート電極Ｇ１は
一対のゲートラインＧＬＩ、ＧＬ２のうちの第１のゲー
トラインＧＬＩに接続され、選択トランジスタＴ２のゲ
ート電極Ｇ２は第２のゲートラインＧＬ２に接続されて
いる。またメモリトランジスタＴ１のソース電極Ｓ１は
ソースラインＳＬに接続され、選択トランジスタＴ２の
ドレイン電極Ｄ２はドレインラインＤＬに接続されてい
る。

この薄膜トランジスタメモリの書込み、消去、および読
出しは次のようにして行なわれている。

第１５図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。なお
、（ａ）、（ｂ）、（ｃ）はいずれも図上左上の１つの
メモリ素子Ｍを選択するときの状態を示している。

まず書込みについて説明すると、書込み時は、第１５図
（ａ）に示すように、選択する第１と第２のゲートライ
ンＧＬＩ、ＧＬ２にそれぞれメモリトランジスタＴ１の
書込み消去電圧ｖＰの１／２に相当する正電圧＋１／２
Ｖ　、と、選択トランジスタＴ２のオン電圧ＶＯＮ（例
えば＋ＩＯＶ　）を印加するとともに、選択するソース
、ドレインラインＳＬ、ＤＬにそれぞれ上記書込み消去
電圧ｖＰの１／２に相当する負電圧−１／２ＶＰを印加
し、また非選択の第１ゲートラインＧＬ１およびソース
、ドレインラインＳＬ、ＤＬの電位はＯ（接地）、非選
択の第２ゲートラインＧＬ２の電位はＶ。ｐｐ（例えば
ＯＶ）とする。なお、メモリトランジス夕Ｔ１の書込み
消去電圧Ｖ、を例えば４０Ｖとした場合、”ｌ／２Ｖ　
ｐは＋２０Ｖ、　−１／２Ｖｐ　バー２０Ｖ　テある。

このような電圧信号を印加すると、選択されたゲートラ
インＧＬＩ、ＧＬ２とソース、ドレインラインＳＬ、Ｄ
Ｌとの交差部にあるメモリ素子（以下選択メモリ素子と
いう）Ｍの選択トランジスタＴ２がオンし、メモリトラ
ンジスタＴ１のゲートとソース、ドレインとの間に書込
み消去電圧ＶＰに相当する電位差Ｄｉ／２Ｖｐと一１／
２ＶＰ（！：（７）電位差）が生じて、このメモリトラ
ンジスタＴ１が書込み状態となる。なお、選択されたゲ
ートラインＧＬＩ、ＧＬ２上の他のメモリ素子（以下非
選択メモリ素子という）Ｍでは、そのメモリトランジス
タＴ１のゲートとソース、ドレインとの間に生ずる電位
差が１／２Ｖｐだけであり、したがってこのメモリトラ
ンジスタＴ１は書込み阻止状態にある。また、選択され
ていないゲートラインＧＬＩ、ＧＬ２上のメモリ素子に
ついて、図上左下のメモリ素子は、上記非選択メモリ素
子Ｍと同様に、そのメモリトランジスタＴ１のゲートと
ソース、ドレインとの間に生ずる電位差が１／２Ｖ　ｐ
だけであり、したがってこのメモリトランジスタＴ１は
書込み阻止状態にある。さらに、図上右下のメモリ素子
については、そのメモリトランジスタＴ１のゲートとソ
ース、ドレインとの間に生ずる電位が０（電圧無印加）
である。すなわち、ゲートとソース、ドレインとの間は
同電位であり、したがってこのメモリトランジスタＴ１
も書込み阻止状態にある。

また消去時は、第１５図（ｂ）に示すように、選択する
第１と第２のゲートラインＧＬＩ。

ＧＬ２にそれぞれ一１／２Ｖｐ　ｒ　ＶＯＮを印加する
とともに、選択するソース、ドレインラインＳＬ。

ＤＬにそれぞれ＋１／２Ｖｐを印加する。なお、非選択
のゲートラインＧＬＩ、ＧＬ２およびソース。

ドレインラインＳＬ、ＤＬへの印加信号は上記書込み時
と同じである。このような電圧信号を印加すると、選択
メモリ素子ＭのメモリトランジスタＴ１のゲートとソー
ス、ドレインとの間に書込み消去電圧ＶＰに相当する逆
電位の電位差が生じて、このメモリトランジスタＴ１に
保持されているデータが消去される。この場合も、非選
択メモリ素子ＭのメモリトランジスタＴ１のゲートとソ
ースドレインとの間に生ずる電位差は１／２ＶＰだけで
あり、このメモリトランジスタＴ１は消去阻止状態にあ
る。

一方、読出し時は、第１５図（ｃ）に示すように、選択
する第１と第２のゲートラインＧＬＩ。

ＧＬ２にそれぞれＶ　ＳＥＬ　ｒ　ＶＯＮを印加すると
ともに、選択するソース、ドレインラインＳＬ、ＤＬの
うちドレインラインＤＬにＶＤを印加し、ソースライン
ＳＬの電位は０とする。なお、上記Ｖ　５ＩＬＬとＶＤ
は、メモリトランジスタＴ１の書込み消去電圧Ｖｐ　　
（４０Ｖ）より十分量さな電圧であり、例えばＶｓｇｔ
、　−ＯＶ％　Ｖｏ　＝１０Ｖテある。

また、この読出し時も、非選択のゲートラインＧＬＩ、
ＧＬ２およびソース、ドレインラインＳＬ、ＤＬへの印
加信号は上記書込み時および消去時と同じである。この
ような電圧信号を印加すると、選択メモリ素子Ｍのメモ
リトランジスタＴ１に保持されているデータに応じてド
レインラインＤＬからソースラインＳＬに電流が流れ、
これが読出しデータとして出力される。

また、上記書込み、消去、および読出し時のいずれの場
合も、選択されたソース、ドレインラインＳＬ、ＤＬへ
の印加電圧がこのソース、ドレインラインＳＬ、ＤＬ上
の非選択のメモリ素子Ｍにも印加されるが、この非選択
メモリ素子Ｍの選択トランジスタＴ２は、そのゲート電
位が■。１．であるためにオフ状態にあるから、非選択
メモリ素子ＭのメモリトランジスタＴ１は印加される電
圧の影響を受けない。すなわち、上記選択トランジスタ
Ｔ２は、メモリトランジスタＴ１の選択だけでなく、非
選択時に印加される電圧からメモリトランジスタＴ１を
ガードするガードトランジスタとしての作用ももってい
る。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタメモリは、
各メモリ素子Ｍを構成するメモリトランジスタＴ１と選
択トランジスタＴ２とを互いに隣接させて形成したもの
であるため、１つのメモリ素子Ｍの素子面積が大きく、
したがって集積度を上げることが難しいという問題をも
っていた。しかも、上記従来の薄膜トランジスタメモリ
は、基板１上にメモリトランジスタＴ１を形成し、この
メモリトランジスタＴ１のゲート絶縁膜２の上に選択ト
ランジスタＴ２を形成したものであるため、メモリトラ
ンジスタＴ１と選択トランジスタＴ２とをそれぞれ別工
程で製造しなければならず、そのために薄膜トランジス
タメモリの製造に多くの工程数を要していた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるメモリ
素子の素子面積を小さくして集積度を上げることができ
るとともに、少ない工程数で容易に製造することができ
る薄膜トランジスタメモリを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、上記目的を達成す
るために、ゲート電極と、このゲート電極と対応する領
域のうちの一部の領域が電荷蓄積機能をもち他の領域は
電荷蓄積機能のないゲート絶縁膜と、半導体層と、この
半導体層の両側部に形成されたソース、ドレイン電極と
を積層し、前記ゲート電極と前記ゲート絶縁膜の電荷蓄
積機能をもつ部分と前記半導体層と前記ソース、ドレイ
ン電極とでメモリ用薄膜トランジスタを構威し、前記ゲ
ート電極と前記ゲート絶縁膜の電荷蓄積機能のない部分
と前記半導体層と前記ソース、ドレイン電極とで選択用
薄膜トランジスタを構成したものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、薄膜ト
ランジスタのゲート絶縁膜を、ゲート電極と対応する領
域のうちの一部の領域だけに電荷蓄積機能をもたせた絶
縁膜とすることによって、１つの薄膜トランジスタの中
にメモリ用薄膜トランジスタと選択用薄膜トランジスタ
とを形成したものであり、この薄膜トランジスタメモリ
によれば、メモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとで構成されるメモリ素子の素子面積を小さく
して集積度を上げることができるし、また、１つの薄膜
トランジスタを製造する工程で上記メモリ素子を構成す
るメモリ用薄膜トランジスタと選択用薄膜トランジスタ
とを形成することができるから、少ない工程数で容易に
製造することができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第６図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの１つ
のメモリ素子Ｍの断面図および平面図である。

このメモリ素子Ｍの構造を説明すると、図中１１はガラ
ス等からなる絶縁基板であり、この基板１１上には、メ
モリ用と選択用の両方の薄膜トランジスタＴＩＯ，Ｔ２
Ｏに共用されるゲート電極Ｇと、このゲート電極Ｇにつ
ながるゲートラインＧＬが形成されている。また、上記
基板１１上には、前記ゲート電極Ｇのほぼ半分、つまり
選択トランジスタ７２Ｇのゲート電極部分を覆う第１の
ゲート絶縁膜１２が形成されており、さらにその上には
、ゲート電極Ｇの全体を覆う第２のゲート絶縁膜１３が
形成されている。この第１と第２のゲート絶縁膜１２．
１３はそれぞれ、シリコン原子Ｓｌと窒素原子Ｎとの組
成比Ｓｉ／Ｎを化学量論比（Ｓ　ｉ　／　Ｎ　−０，７
５）とほぼ同じにした窒化シリコン（ＳＩ　Ｎ）で形成
されており、第１のゲート絶縁膜１２は、膜厚が約２５
００Å〜３５００Åの厚膜とされ、第２のゲート絶縁膜
１３は、膜厚が５００Å〜１５００人程度の薄膜とされ
ている。すなわち、ゲート電極Ｇ上のゲート絶縁膜は、
ゲート電極Ｇのほぼ半分の選択トランジスタ７２０部分
では、上記第１と第２のゲート絶縁膜１２．１３からな
る二層膜とされ、他の半分のメモリトランジスタＴ１０
部分では第２のゲート絶縁膜１３だけからなる薄膜とさ
れている。このメモリトランジスタＴ１０部分の第２の
ゲート絶縁膜１３は、その膜厚が薄いために、その組成
比Ｓｉ／Ｎが化学量論比とほぼ同じであっても、電荷蓄
積機能をもっている。

なお、選択トランジスタＴ２０部分のゲート絶縁膜１２
．１３はその全体の膜厚が厚いために電荷蓄積機能はも
っていない。また、上記第２のゲート絶縁膜１３の上に
は、前記ゲート電極Ｇの全域に対向させて、メモリトラ
ンジスタＴＩＯと選択トランジスタＴ２０とに共用され
るｉ型半導体層１４が形成されている。このｉ型半導体
層１４は、１−ａ−ｓｔ　　（ｉ型アモルファス・シリ
コン）からなっている。そして、このｉ型半導体層１４
の上の両側部には、ｎ”−ａ−Ｓｉ（ｎ型不純物をドー
プしたアモルファス・シリコン）からなるｎ型半導体層
１５を介して、ソース電極Ｓとドレイン電極りとが接続
されており、ソース電極Ｓ１０はこれと一体のソースラ
インＳＬに接続され、ドレイン電極りはこれと一体のド
レインラインＤＬに接続されている。なお、１６はメモ
リ素子Ｍを覆う保護絶縁膜である。

すなわち、この実施例の薄膜トランジスタメモリは、そ
のメモリ素子Ｍを、１つの薄膜トランジスタの中にメモ
リトランジスタＴＩＯと選択トランジスタＴ２０とを形
成した構成としたもので、メモリトランジスタＴＩＯは
、ゲート電極Ｇと、膜厚を薄くして電荷蓄積機能をもた
せた第２のゲート絶縁膜１３と、ｉ型半導体層１４およ
びｎ型半導体層１５と、ソース、ドレイン電極Ｓ、Ｄと
で構成され、選択トランジスタＴ２０は、上記ゲート電
極Ｇと、第１および第２のゲート絶縁膜１．２．１３か
らなる電荷蓄積機能のないゲート絶縁膜と、上記ｉ型半
導体層１４およびｎ型半導体層１５と、上記ソース、ド
レイン電極Ｓ、Ｄとで構成されている。

第３図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、基板１１上にクロム等の金属膜を膜付けし、この
金属膜をバターニングして、第３図（ａ）に示すように
、ゲート電極Ｇとこのゲート電極Ｇにつながるゲートラ
インＧＬを同時に形成し、その上に基板１１全面にわた
って、第１のゲート絶縁膜１２を堆積させる。

次に、第３図（ｂ）に示すように、上記第１のゲート絶
縁膜１２のうち、ゲート電極Ｇのほぼ中央から片側の部
分をエツチングにより除去し、メモリトランジスタＴ１
０部分のゲート電極Ｇを露出させる。

この後、第３図（ｃ）に示すように、上記基板１１上に
その全面にわたって、第２のゲート絶縁膜１３を堆積さ
せ、その上に、１−ａ−Ｓｉからなるｉ型半導体層１４
と、ｎ”−ａ−３ｌからなるｎ型半導体層１５とを順次
堆積させる。

次に、第３図（ｄ）に示すように、上記ｎ型半導体層１
５をソース、ドレイン電極Ｓ、Ｄの形状にバターニング
し、次いで上記ｉ型半導体層１４をメモリ素子領域の形
状にパターニングする。

この後は、上記基板１１上にその全面にわたってソース
、ドレイン電極Ｓ、Ｄとなるクロム等の金属膜を堆積さ
せ、この金属膜をパターニングして、第３図（ｅ）に示
すようにソース電極ＳとソースラインＳＬおよびドレイ
ン電極りとドレインラインＤＬとを形成し、その上に保
護絶縁膜１６を形成して第１図および第２図に示した薄
膜トランジスタメモリを完成する。

なお、この実施例では、ゲート電極Ｇのほぼ半分を選択
トランジスタＴ２０のゲート電極とし、他の半分をメモ
リトランジスタＴ１０のゲート電極としているが、メモ
リトランジスタＴＩＯと選択トランジスタＴ２０のゲー
ト電極の面積は、各トランジスタＴＩＯ，Ｔ２Ｏの特性
をどのように選ぶかによって決めればよく、これによっ
てゲート電極Ｇ上に残す第１のゲート絶縁膜１２の面積
を選べばよい。

第４図は上記メモリ素子Ｍの回路を示し、第５図はその
等価回路を示している。

第６図は上記メモリ素子Ｍをマトリックス状に配列して
構成された薄膜トランジスタメモリの回路図であり、図
では各メモリ素子Ｍを第５図の等価回路で示している。

第６図において、ＧＬはゲートライン（アドレスライン
）、ＳＬおよびＤＬはソースおよびドレインライン（デ
ータライン）であり、ゲートラインＧＬとソース、ドレ
インラインＳＬ、ＤＬとは互いに直交させてマトリック
ス状に配列されている。そして、上記メモリ素子Ｍは、
ゲートラインＧＬとソース、ドレインラインＳＬ、ＤＬ
との交差部にそれぞれ配置されており、メモリトランジ
スタＴＩＯと選択トランジスタＴ２０のゲート電極（共
通電極）ＧはゲートラインＧＬに接続されている。また
、メモリトランジスタＴＬＧのソース電極Ｓはソースラ
インＳＬに接続され、選択トランジスタＴ２０のドレイ
ン電極りはドレインラインＤＬに接続されている。

この薄膜トランジスタメモリの書込み、消去および読出
しは次のようにして行なわれる。

第６図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。なお、
（ａ）、（ｂ）、（ｃ）はいずれも図上左上の１つのメ
モリ素子Ｍを選択するときの状態を示している。

まず書込みについて説明すると、書込み時は、６図（ａ
）に示すように、選択するゲートラインＧＬにメモリト
ランジスタＴＩＯの書込み消去電圧Ｖｐ（例えば４０ｖ
）の１／２に相当する正電圧”１／２Ｖ　ｐ　　（＋２
０Ｖ　）　ヲ印加スルトトモニ、選択スるソース、ドレ
インラインＳＬ、ＤＬにそれぞれ上記書込み消去電圧ｖ
Ｐの１７２に相当する負電圧−１／２ＶＰ　　（−２０
Ｖ）　ヲ印加Ｌ、マタ非選択ノケートラインＧＬおよび
ソース、ドレインラインＳＬ、ＤＬの電位は０（接地）
とする。このような電圧信号を印加すると、選択された
ゲートラインＧＬとソース、ドレインラインＳＬ、ＤＬ
との交差部にある選択メモリ素子Ｍの選択トランジスタ
７２０がオンし、メモリトランジスタＴＩＯのゲートと
ソース、ドレインとの間に書込み消去電圧ｖＰに相当す
る電位差が生じて、このメモリトランジスタＴＩＯが書
込み状態となる。また、選択されたゲートラインＧＬ上
の他の非選択メモリ素子Ｍでは、そのメモリトランジス
タＴＩＯおよび選択トランジスタＴ２０のゲートとソー
ス、ドレインとの間の電位差が１／２Ｖ　Ｐだけであり
、したがってこのメモリトランジスタＴＩＯは書込み阻
止状態にある。また、選択されないゲートラインＧＬ上
のメモリ素子について、図上左下のメモリ素子は、上記
非選択メモリ素子Ｍと同様に、そのメモリトランジスタ
ＴＩＯのゲートとソース、ドレインとの間に生ずる電位
差が１／２Ｖ、だけであり、したがってこのメモリトラ
ンジスタＴＩＯは書込み阻止状態にある。さらに、図上
右下のメモリ素子については、上記非選択メモリ素子Ｍ
と同様に、そのメモリトランジスタＴＩＯのゲートとソ
ース、ドレインとの間に生ずる電位が０（電圧無印加）
である。

すなわち、ゲートとソース、ドレインとの間は等電位で
あり、したがってこのメモリトランジスタＴＩＯも書込
み阻止状態にある。

また消去時は、第６図（ｂ）に示すように、選択するゲ
ートラインＧＬに一１／２ＶＰを印加するとともに、選
択するソース、ドレインラインＳＬ。

ＤＬにそれぞれ＋ｌ／２Ｖｐを印加する。なお、非選択
のゲートラインＧＬおよびソース、ドレインラインＳＬ
、ＤＬへの印加信号は上記書込み時と同じである。この
ような電圧信号を印加すると、選・択メモリ素子Ｍのメ
モリトランジスタＴＩＯのゲートとソース、ドレインと
の間に書込み消去電圧ＶＰに相当する逆電位の電位差が
生じる。この時、トランジスタＴ２０のゲート電極Ｇと
ソース、ドレイン電極Ｓ、Ｄとの間には、メモリトラン
ジスタＴＩＯと同様に−ＶＰの電圧が加わる。通常アモ
ルファスシリコンやポリシリコン等を半導体層とした薄
膜トランジスタは、ゲート電極に高い負電圧を印加した
場合もソース、ドレイン間は導通状態となり、薄膜トラ
ンジスタはＯＮする。したがって、選択トランジスタＴ
２０は高い負電圧−■、によりＯＮとなり、メモリトラ
ンジスタＴＩＯに保持されているデータが消去される。

この場合も、非選択メモリ素子Ｍのメモリトランジスタ
ＴＩＯのゲートとソース、ドレインとの間に生ずる電位
差は１／２Ｖｐだけであり、このメモリトランジスタＴ
１は消去阻止状態にある。

一方、読出し時は、第６図（ｃ）に示すように、選択す
るゲートラインＧＬにＶＯＳを印加するとともに、選択
するソース、ドレインラインＳＬ。

ＤＬのうちドレインラインＤＬにＶＤを印加し、ソース
ラインＳＬの電位はＯとする。なお、上記ＶＯＮとＶＤ
は、メモリトランジスタＴＩＯの書込み消去電圧Ｖｐ　
　（４０Ｖ）より十分量さな電圧であり、例えばＶ　Ｏ
Ｎ−１０Ｖ、Ｖｏ＝ＬＯＶである。また、非選択のゲー
トラインＧＬにはＶ。ｐｐ　　（ＯＶ）を印加し、非選
択のソース、ドレインラインＳＬ。

ＤＬの電位は０とする。このような電圧信号を印加する
と、選択メモリ素子ＭのメモリトランジスタＴＩＯに保
持されているデータに応じてドレインラインＤＬからソ
ースラインＳＬに電流が流れ、これが読出しデータとし
て出力される。

また、上記書込み、消去、および読出し時のいずれの場
合も、選択されたソース、ドレインラインＳＬ、ＤＬへ
の印加電圧がこのソース、ドレインラインＳＬ、ＤＬ上
の非選択のメモリ素子Ｍにも印加されるが、この非選択
メモリ素子Ｍの選択トランジスタＴ２０は、そのゲート
電位が負電圧−ｉ／２ｖＰ　ｔタハＶｏｐｐ　　（ＯＶ
）　テあるためにオフ状態にあるから、非選択メモリ素
子ＭのメモリトランジスタＴＩＯは印加される電圧の影
響を受けない。すなわち、この薄膜トランジスタメモリ
においても、上記選択トランジスタＴ２０は、メモリト
ランジスタＴＩＯの選択だけでなく、非選択時に印加さ
れる電圧からメモリトランジスタＴ１０をガードするガ
ードトランジスタとしての作用ももっている。

しかして、上記実施例の薄膜トランジスタメモリでは、
そのメモリ素子Ｍを、１つの薄膜トランジスタの中にメ
モリトランジスタＴＩＯと選択トランジスタＴ２０とを
形成した構成としているから、メモリ素子Ｍの素子面積
を非常に小さくでき、したがって集積度をさらに上げる
ことができるし、また、１つの薄膜トランジスタを製造
する工程で上記メモリ素子Ｍを構成するメモリトランジ
スタＴＩＯと選択トランジスタＴ２０とを形成すること
ができるから、少ない工程数で容易に製造することがで
きる。

しかも、この薄膜トランジスタメモリでは、メモリ素子
Ｍを構成するメモリトランジスタＴＩＯと選択トランジ
スタＴ２０のゲート電極Ｇが共通の電極であるため、メ
モリトラ５ジスタＴＩＯと選択トランジスタＴ２０のゲ
ート電極Ｇを接続するゲートラインＧＬも共通のライン
でよいから、ゲートライン数は従来の薄膜トランジスタ
メモリの半分ですみ、したがってその分だけゲートライ
ンＧＬの配線に要する面積を少なくして、メモリ全体の
面積を小さくすることができる。

次に、本発明の他の実施例を説明する。

第７図および第８図は本発明の第２の実施例を示したも
ので、第７図は薄膜トランジスタメモリの１つのメモリ
素子Ｍの断面を示している。なお、図において第１図お
よび第２図に示した第１の実施例に対応するものについ
ては、図に同符号を付してその説明を省略する。

この実施例の薄膜トランジスタメモリは、第７図に示す
ように、そのメモリ素子ＭのメモリトランジスタＴＩＯ
のゲート絶縁膜を、組成比Ｓ　ｉ　／　Ｎを化学量論比
（Ｓｔ　／Ｎ−０，７５）とほぼ同じにした電荷蓄積機
能をもたない窒化シリコン（Ｓｊ　Ｎ）からなる非メモ
リ性絶縁膜１７と、組成比Ｓｉ／Ｎを化学量論比より太
きく　　（Ｓ　ｉ　／　Ｎ　−０，１１１５〜１．１５
）にして電荷蓄積機能をもたせた窒化シリコンからなる
メモリ用絶縁膜１８との二層膜とし、選択トランジスタ
Ｔ２０のゲート絶縁膜を、上記非メモリ性絶縁膜１７だ
けとしたもので、上記非メモリ性絶縁膜１７は、メモリ
用と選択用の両方の薄膜トランジスタＴ　１０．　Ｔ　
２０に共用されるゲート電極Ｇの上にその全域を覆って
形成されている。

また、上記メモリ用絶縁膜１８は、非メモリ性絶縁膜１
７の上に、前記ゲート電極ＧのメモリトランジスタＴＩ
Ｏのゲート電極となる部分（図ではゲート電極Ｇのほぼ
半分の部分）に対向させて形成されている。なお、上記
非メモリ性絶縁膜１７の膜厚は約２０００人であり、メ
モリ用絶縁膜１８は膜厚的１００λの極薄膜とされてい
る。そして、メモリトランジスタＴＩＯは、ゲート電極
Ｇと、非メモリ性絶縁膜１７とメモリ用絶縁膜１８とか
らなるゲート絶縁膜と、ｉ型半導体層１４およびｎ型半
導体層１５と、ソース、ドレイン電極Ｓ、Ｄとで構成さ
れ、選択トランジスタＴ２０は、上記ゲート電極Ｇと、
上記非メモリ性絶縁膜１７からなるゲート絶縁膜と、上
記ｉ型半導体層１４およびｎ型半導体層１５と、上記ソ
ース、ドレイン電極Ｓ。

Ｄとで構成されている。

第８図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、基板１１上にクロム等の金属膜を膜付けし、この
金属膜をパターニングして、第８図（ａ）に示すように
、ゲート電極Ｇとこのゲート電極Ｇにつながるゲートラ
インＧＬを同時に形成し、その上に基板１１全面にわた
って、非メモリ性絶縁膜１７とメモリ用絶縁膜１８とを
順次堆積させる。

次に、第８図（ｂ）に示すように、上記メモリ用絶縁膜
１８のメモリトランジスタＴ１０部分以外の部分をエツ
チングにより除去し、次いで第８図（ｃ）に示すように
、基板１１全面にわたって、１−ａ−Ｓｌからなるｉ型
半導体層１４と、ｎ＋−ａ−Ｓｌからなるｎ型半導体層
１５と、ソース。

ドレイン電極Ｓ、Ｄとなるクロム等の金属膜１つとを順
次堆積させる。

この後は、第８図（ｄ）に示すように、上記金属膜１つ
とｎ型半導体層１５とをパターニングしてソース電極Ｓ
とソースラインおよびドレイン電極りとドレインライン
とを形成し、次いでｉ型半導体層１４をメモリ素子領域
の形状にパターニングした後、その上に保護絶縁膜１６
を形成して第７図に示した薄膜トランジスタメモリを完
成する。

なお、この実施例でも、メモリトランジスタＴＩＯと選
択トランジスタＴ２０のゲート電極の面積は、各トラン
ジスタＴＩＯ，Ｔ２Ｏの特性をどのように選ぶかによっ
て決めればよく、これによって上記メモリ用絶縁膜１８
の面積を選べばよい。

上記メモリ素子Ｍの回路は第５図と同じであり、その等
価回路は第６図に示すようになる。

この第２の実施例の薄膜トランジスタメモリも、そのメ
モリ素子Ｍを、１つの薄膜トランジスタの中にメモリト
ランジスタＴＩＯと選択トランジスタＴ２０とを形成し
た構成としているから、メモリ素子Ｍの素子面積を非常
に小さくでき、したがって集積度をさらに上げることが
できるし、また、１つの薄膜トランジスタを製造する工
程で上記メモリ素子Ｍを構成するメモリトランジスタＴ
ｌｏと選択トランジスタＴ２０とを形成することができ
るから、少ない工程数で容易に製造することができる。

さらに、この実施例でも、メモリトランジスタＴＩＯと
選択トランジスタＴ２０のゲート電極Ｇを接続するゲー
トラインＧＬは共通のラインでよいから、ゲートライン
ＧＬの配線に要する面積を少なくして、メモリ全体の面
積を小さくすることができる。

また、第９図および第１０図はそれぞれ本発明の第３お
よび第４の実施例を示したもので、この各実施例の薄膜
トランジスタメモリは、いずれも、そのメモリ素子Ｍを
、２つの選択トランジスタＴ２Ｇをメモリトランジスタ
ＴＩＯの両側に設けた構造としたものである。

すなわち、Ｍ９図Ｉこ示した第３の実施例は、第１図お
よび第２図に示した第１の実施例における。

第１のゲート絶縁膜１２を、メモリトランジスタＴＩＯ
と選択トランジスタ７２０に共通するゲート電極Ｇの中
央部を除いて形成することにより、メモリ素子Ｍの中央
部をメモリトランジスタＴｌｏとし、その両側部をそれ
ぞれ選択トランジスタＴ２Ｑとしたものである。なお、
この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩＯの両側に選択トランジスタＴ２０を形成し
た以外の構成は上記第１の実施例と同様であるから、そ
の説明は図上対応するものに同符号を付して省略する。

また、第１０図に示した第４の実施例は、第７図に示し
た第２の実施例におけるメモリ用絶縁膜１８を、メモリ
トランジスタＴＩＯと選択トランジスタ７２０に共通す
るゲート電極Ｇの中央部に対向させて形成して、メモリ
素子Ｍの中央部をメモリトランジスタＴＩＯとし、その
両側部をそれぞれ選択トランジスタＴ２０としたもので
ある。なお、この実施例の薄膜トランジスタメモリも、
メモリトランジスタＴＩＯの両側に選択トランジスタＴ
２ｏを形成した以外の構成は上記第２の実施例と同様で
あるから、その説明は図上対応するものに同符号を付し
て省略する。

第１１図は上記第３および第４の実施例のメモリ素子Ｍ
の回路を示し、第１２図はその等価回路を示しており、
第１３図は上記第３および第４の実施例を適用した薄膜
トランジスタメモリの回路構成を示している。なお、こ
の第３および第４の実施例の薄膜トランジスタメモリも
、書込み、消去、および読出しは、第６図に示した電圧
をゲートラインＧＬおよびソース、ドレインラインＳ。

Ｄに印加して行なうことができる。

そして、この第３および第４の実施例の薄膜トランジス
タメモリにおいても、そのメモリ素子Ｍを、１つの薄膜
トランジスタの中にメモリトランジスタＴＩＯと２つの
選択トランジスタＴ２０とを形成した構成としているか
ら、メモリ素子Ｍの素子面積を非常に小さくでき、した
がって集積度をさらに上げることができるし、また、１
つの薄膜トランジスタを製造する工程で上記メモリ素子
Ｍを構成するメモリトランジスタＴＩＯと選択トランジ
スタＴ２０とを形成することができるから、少ない工程
数で容易に製造することができるとともに、メモリトラ
ンジスタＴＩＯと選択トランジスタＴ２０のゲート電極
Ｇを接続するゲートラインＧＬを共通のラインとして、
メモリ全体の面積を小さくすることができる。さらに、
この第３および第４の実施例では、メモリトランジスタ
Ｔ１０の両側に２つの選択トランジスタＴ２０を設けて
いるために、いずれか一方の選択トランジスタＴ２０の
特性が不良であっても、もう１つの選択トランジスタＴ
２０によってメモリトランジスタＴＩＯの選択およびガ
ードを行なうことができ、したがって信頼性を向上させ
ることができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、薄膜トランジスタ
のゲート絶縁膜を、ゲート電極と対応する領域のうちの
一部の領域に電荷蓄積機能をもたせた絶縁膜とすること
によって、１つの薄膜トランジスタの中にメモリ用薄膜
トランジスタと選択用薄膜トランジスタとを形成したも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとで構成されるメモリ素子の素子面積を小
さくして集積度を上げることができるとともに、少ない
工程数で容易に製造することができる。

【図面の簡単な説明】

第１図〜第６図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの１つ
のメモリ素子の断面図および平面図、第３図は薄膜トラ
ンジスタメモリの製造工程図、第４図および第５図はメ
モリ素子の回路図およびその等価回路図、第６図は薄膜
トランジスタメモリの回路図である。第７図および第８
図は本発明の第２の実施例を示す薄膜トランジスタメモ
リの１つのメモリ素子の断面図およびその製造工程図、
第９図および第１０図は本発明の第３および第４の実施
例を示す薄膜トランジスタメモリの１つのメモリ素子の
断面図、第１１図および第１２図は第３および第４の実
施例のメモリ素子の回路図およびその等価回路図、第１
３図は第３および第４の実施例の薄膜トランジスタメモ
リの回路図である。第１４図は従来の薄膜トランジスタ
メモリの１つのメモリ素子の断面図、第１５図は従来の
薄膜トランジスタメモリの回路図である。 Ｍ・・・メモリ素子、ＴＩＯ・・・メモリ用薄膜トラン
ジスタ、７２０・・・選択用薄膜トランジスタ、Ｇ・・
・ゲート電極、１２．１３・・・ゲート絶縁膜、１４・
・・ｉ型半導体層、１５・・・ｎ型半導体層、Ｓ・・・
ソース電極、Ｄ・・・ドレイン電極、１７・・・非メモ
リ性絶縁膜（電荷蓄積機能のないゲート絶縁膜）、１８
・・・メモリ用絶縁膜（電荷蓄積機能をもつゲート絶縁
膜）。

Claims (1)

【特許請求の範囲】
1. メモリ用薄膜トランジスタとこのメモリ用薄膜トランジ
   スタを選択する選択用薄膜トランジスタとを備えた薄膜
   トランジスタメモリにおいて、ゲート電極と、このゲー
   ト電極と対応する領域のうちの一部の領域が電荷蓄積機
   能をもち他の領域は電荷蓄積機能のないゲート絶縁膜と
   、半導体層と、この半導体層の両側部に形成されたソー
   ス、ドレイン電極とを積層し、前記ゲート電極と前記ゲ
   ート絶縁膜の電荷蓄積機能をもつ部分と前記半導体層と
   前記ソース、ドレイン電極とでメモリ用薄膜トランジス
   タを構成し、前記ゲート電極と前記ゲート絶縁膜の電荷
   蓄積機能のない部分と前記半導体層と前記ソース、ドレ
   イン電極とで選択用薄膜トランジスタを構成したことを
   特徴とする薄膜トランジスタメモリ。