JPH0360169A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み／消去／読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ素子を薄膜トランジスタ
で構成した薄膜トランジスタメモリが考えられている。

第１１図は従来の薄膜トランジスタメモリの回路図であ
り、図中Ｔ１はメモリ用薄膜トランジスタ（以下メモリ
トランジスタという）、Ｔ２は各メモリトランジスタＴ
１にそれぞれ対応させて直列に設けられた選択用薄膜ト
ランジスタ（以下選択トランジスタという）である。こ
の選択トランジスタＴ２のソース電極Ｓはこれと対をな
すメモリトランジスタＴ１のドレイン電極りに接続され
ており、互いに接続された一対のメモリトランジスタＴ
１と選択トランジスタＴ２とによってそれぞれ１つのメ
モリ素子Ｍが構成されている。また、ＧＬＩ、ＧＬ２は
２本一対のゲートライン（アドレスライン）、ＳＬおよ
びＤＬはソースおよびドレインライン（データライン）
であり、ゲートラインＧＬＩ、ＧＬ２とソース、ドレイ
ンラインＳＬ、ＤＬとは互いに直交させてマトリックス
状に配列されている。そして、上記メモリ素子Ｍは、ゲ
ートラインＧＬＩ、ＧＬ２とソース、ドレインラインＳ
Ｌ、ＤＬとの交差部にそれぞれ配置されており、メモリ
トランジスタＴ１のゲート電極Ｇは一対のゲートライン
ＧＬＩ、ＧＬ２のうちの第１のゲートラインＧＬ１に接
続され、選択トランジスタＴ２のゲート電極Ｇは第２の
ゲートラインＧＬ２に接続されている。またメモリトラ
ンジスタＴ１のソース電極ＳはソースラインＳＬに接続
され、選択トランジスタＴ２のドレイン電極りはドレイ
ンラインＤＬに接続されている。

この薄膜トランジスタメモリの書込み、消去、および読
出しは次のようにして行なわれている。

第１１図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。なお
、（ａ）、（ｂ）、（ｃ）はいずれも図上左上の１つの
メモリ素子Ｍを選択するときの状態を示している。

まず書込みについて説明すると、書込み時は、第１１図
（ａ）に示すように、選択する第１と第２のゲートライ
ンＧＬ１．ＧＬ２にそれぞれメモリトランジスタＴ１の
書込み消去電圧ｖＰの１／２に相当する正電圧＋１／２
Ｖ　Ｐと、選択トランジスタＴ２のオン電圧Ｖ。Ｎ（例
えば＋１０ｖ）を印加するとともに、選択するソース、
ドレインラインＳＬ、ＤＬにそれぞれ上記書込み消去電
圧ＶＰの１／２に相当する負電圧−１／２Ｖ　ｐを印加
し、また非選択の第１ゲートラインＧＬＩおよびソース
。

ドレインラインＳＬ、ＤＬの電位は０（接地）、非選択
の第２ゲートラインＧＬ２の電位はＶ。Ｐ。

（例えばＯＶ）とする。なお、メモリトランジスタＴ１
の書込み消去電圧Ｖ、を例えば４０Ｖとした場合、”１
／２Ｖ　ｐ　ハ＋２０Ｖ　−−１／２Ｖ　Ｐ　ｌ；！　
−２０Ｖ　テある。このような電圧信号を印加すると、
選択されたゲートラインＧＬＩ、ＧＬ２とソース、ドレ
インラインＳＬ、ＤＬとの交差部にあるメモリ素子（以
下選択メモリ素子という）Ｍの選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲートとソース、ド
レインとの間に書込み消去電圧ＶＰに相当する電位差（
＋１／２Ｖｐと一１／２Ｖｐとの電位差）が生じて、こ
のメモリトランジスタＴ１が書込み状態となる。なお、
選択されたゲートラインＧＬＩ、ＧＬ２上の他のメモリ
素子（以下非選択メモリ素子という）Ｍでは、そのメモ
リトランジスタＴ１のゲートとソース、ドレインとの間
に生ずる電位差が１／２Ｖ　ｐだけであり、したがって
このメモリトランジスタＴ１は書込み阻止状態にある。

また、選択されないゲートラインＧＬＩ。

ＧＬ２上のメモリ素子について、図上左下のメモリ素子
は、上記非選択メモリ素子Ｍと同様に、そのメモリトラ
ンジスタＴ１のゲートとソース、ドレインとの間に生ず
る電位差が１／２Ｖ　ｐだけであり、したがってこのメ
モリトランジスタＴ１は書込み阻止状態にある。さらに
、図上右下のメモリ素子については、上記非選択メモリ
素子Ｍと同様に、そのメモリトランジスタＴ１のゲート
とソース、ドレインとの間に生ずる電位が０（電圧無印
加）である。すなわち、ゲートとソース、ドレインとの
間は等電位であり、したがってこのメモリトランジスタ
Ｔ１も書込み阻止状態にある。

また消去時は、第１１図（ｂ）に示すように、選択する
第１と第２のゲートラインＧＬＩ。

Ｇ　Ｌ　２　＋＝　’ｃ　ｔＬツレ−１／２Ｖ　ｐ　、
　Ｖ　ｏＮヲ印加すルトトもに、選択するソース、ドレ
インラインＳＬ。

ＤＬにそれぞれ＋１／２Ｖｐを印加する。なお、非選択
のゲートラインＧＬ１．ＧＬ２およびソース。

ドレインラインＳＬ、ＤＬへの印加信号は上記書込み時
と同じである。このような電圧信号を印加すると、選択
メモリ素子ＭのメモリトランジスタＴ１のゲートとソー
ス、ドレインとの間に書込み消去電圧Ｖ、に相当する逆
電位の電位差が生じて、このメモリトランジスタＴ１に
保持されているデータが消去される。この場合も、非選
択メモリ素子Ｍのメモリド・ランジスタＴ１のゲートと
ソース。

ドレインとの間に生ずる電位差はｌ／２Ｖｐだけであり
、このメモリトランジスタＴ１は消去阻止状態にある。

一方、読出し時は、第１１図（ｃ）に示すように、選択
する第１と第２のゲートラインＧＬＩ。

ＧＬ２にそれぞれＶＳＩ！Ｌ　、　ＶＯＮを印加すると
ともに、選択するソース、ドレインラインＳＬ、ＤＬの
うちドレインラインＤＬにＶＤを印加し、ソースライン
ＳＬの電位はＯとする。なお、上記Ｖ　ＳＥＬとＶＤは
、メモリトランジスタＴ１の書込み消去電圧Ｖｐ　　（
４０Ｖ）より十分小さな電圧であり、例えばＶ　ＳＦＩ
＋、−０Ｖ、ＶＤ−１０Ｖである。

また、この読出し時も、非選択のゲートラインＧＬＩ、
ＧＬ２およびソース、ドレインラインＳＬ、ＤＬへの印
加信号は上記書込み時および消去時と同じである。この
ような電圧信号を印加すると、選択メモリ素子Ｍのメモ
リトランジスタＴ１に保持されているデータに応じてド
レインラインＤＬからソースラインＳＬに電流が流れ、
これが読出しデータとして出力される。

また、上記書込み、消去、および読出し時のいずれの場
合も、選択されたソース、ドレインラインＳＬ、ＤＬへ
の印加電圧がこのソース、ドレインラインＳＬ、ＤＬ上
の非選択のメモリ素子Ｍにも印加されるが、この非選択
メモリ素子Ｍの選択トランジスタＴ２は、そのゲート電
位がＶ。、。

であるためにオフ状態にあるから、非選択メモリ素子Ｍ
のメモリトランジスタＴ１は印加される電圧の影響を受
゛けない。すなわち、上記選択トランジスタＴ２は、メ
モリトランジスタＴ１の選択だけでなく、非選択時に印
加される電圧からメモリトランジスタＴ１をガードする
ガードトランジスタとしての作用ももっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタメモリは、
メモリトランジスタＴ１に対して１つの選択トランジス
タＴ２を設けただけのものであるため、上記選択トラン
ジスタＴ２に特性不良があると、この選択トランジスタ
Ｔ２によって選択されるメモリトランジスタＴ１の選択
およびガードを行なうことができなくなってしまうから
、信頼性が低いという問題をもっていた。しかも、上記
従来の薄膜トランジスタメモリは、書込みおよび消去時
も読出し時もメモリトランジスタＴ１の同じゲート電極
Ｇにゲート電圧を印加するものであるため、読出しを繰
返すのにともな、ってメモリトランジスタＴ１の閾値電
圧が変化し、そのために読出し回数が数千回を越えると
、安定した読出しができなくなってしまうという問題も
もっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、信頼性を大幅に向上
させ、しかも半永久的に安定した読出しを行なうことが
できる薄膜トランジスタメモリを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、上記目的を達成す
るために、選択用薄膜トランジスタをメモリ用薄膜トラ
ンジスタの両側に直列に設けるとともに、前記メモリ用
薄膜トランジスタと選択用薄膜トランジスタとに、その
ゲート電極と反対側に位置しかつ電荷蓄積機能をもたな
いゲート絶縁膜を介して半導体層と対向する読出し用の
第２のゲート電極を設けたものである。

〔作　用〕

すなわち、本発明の薄膜トランジスタメモリは、選択用
薄膜トランジスタをメモリ用薄膜トランジスタの両側に
直列に設けるとともに、選択用薄膜トランジスタとに読
出し用の第２のゲート電極を設けることによって、書込
みおよび消去は選択用薄膜トランジスタとメモリ用薄膜
トランジスタの本来のゲー・膜電極にゲート電圧を印加
して行ない、読出しは選択用薄膜トランジスタとメモリ
用薄膜トランジスタの第２のゲート電極にゲート電圧を
印加して行なうようにしたものであり、この薄膜トラン
ジスタメモリによれば、一方の選択用薄膜トランジスタ
特性が不良であっても、もう１つの選択用薄膜トランジ
スタによって用薄膜メモリトランジスタの選択およびガ
ードを行なえるから、信頼性を大幅に向上させることが
できるし、また、読出しを選択用薄膜トランジスタとメ
モリ用薄膜トランジスタの第２のゲート電極にゲート電
圧を印加して行なえば、読出し時にメモリ用薄膜トラン
ジスタの本来のゲート電極にこのトランジスタの閾値電
圧を変化させるようなゲート電圧を印加する必要はない
から、読出しの繰返しによるメモリ用薄膜トランジスタ
の閾値電圧の変化をなくして半永久的に安定した読出し
を行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第８図は本発明の第１の実施例を示している。

まず、本実施例の薄膜トランジスタメモリの基本構成を
説明すると、第１図は薄膜トランジスタメモリの回路図
であり、図中ＴＩＯはメモリ用薄膜トランジスタ（以下
メモリトランジスタという）、Ｔ２０ａ、　Ｔ２０ｂは
各メモリトランジスタＴＩＯにそれぞれ対応させて設け
られた２個一対の選択用薄膜トランジスタ（以下選択ト
ランジスタという）である。この一対の選択トランジス
タ７２０ａ。

Ｔ２０ｂは、メモリトランジスタＴＩＯをはさんでその
両側に設けられている。また、上記モリトランジスタＴ
ＩＯと一対の選択トランジスタ７２０ａ。

Ｔ２０ｂとは、それぞれ、その本来のゲート電極Ｇａを
書込み消去用ゲート電極とし、この書込み消去用ゲート
電極Ｇａとは反対側に、読出し用の第２のゲート電極（
以下読出し用ゲート電極という）Ｇｂを設けた構成とな
っている。そして、上記一対の選択トランジスタＴ２０
ａ、　Ｔ２０ｂのうち一方の選択用薄膜トランジスタＴ
２０ａは、そのソース電極Ｓをメモリ用トランジスタＴ
１０のドレイン電極りと一体の電極とすることによって
メモリ用トランジスタＴｌＯに直列に接続され、他方の
選択用薄膜トランジスタＴ２０ｂは、そのドレイン電極
りをメモリ用トランジスタＴＩＯのソース電極Ｓと一体
の電極とすることによってメモリ用トランジスタＴＩＯ
に直列に接続されており、この一対の選択トランジスタ
Ｔ２０ａ、　Ｔ２０ｂとその間のメモリトランジスタＴ
ＩＧとによって１つのメモリ素子Ｍが構成されている。

また、ＧＬａは書込み消去用ゲートライン（アドレスラ
イン）、ＧＬｂは読出し用ゲートライン（アドレスライ
ン）、ＳＬおよびＤＬはソースおよびドレインライン（
データライン）であり、上記両ゲートラインＧＬａ。

ＧＬｂとソース、ドレインラインＳＬ、ＤＬとは互いに
直交させてマトリックス状に配列されている。そして、
上記メモリ素子Ｍは、ゲートラインＧＬａ、ＧＬｂとソ
ース、ドレインラインＳＬ。

ＤＬとの交差部にそれぞれ配置されており、メモリトラ
ンジスタＴＩＯと両選択トランジスタＴ２０ａ。

Ｔ２０ｂの書込み消去用ゲート電極Ｇａは共通の書込み
消去用ゲートラインＧＬａに接続され、メモリトランジ
スタＴＩＯと両選択トランジスタ７２０ａ。

Ｔ２Ｑｂの読出し用ゲート電極Ｇｂは共通の読出し用ゲ
ートラインＧＬｂに接続されている。また、上記メモリ
素子Ｍの一方の選択トランジスタＴ２０ａのドレイン電
極りはドレインラインＤＬに接続され、他方の選択トラ
ンジスタＴ２０ｂのソース電極ＳはソースラインＳＬに
接続されている。

この薄膜トランジスタメモリの書込み、消去および読出
しは次のようにして行なわれる。

第１図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。なお、
（ａ）、（ｂ）、（ｃ）はいずれも図上左上の１つのメ
モリ素子Ｍを選択するときの状態を示している。

まず書込みについて説明すると、書込み時は、第１図（
ａ）に示すように、選択するゲートラインＧＬａ、ＧＬ
ｂのうち書込み消去用ゲートラインＧＬａにメモリトラ
ンジスタＴＩＯの書込み消去電圧ｖｐ　　（例えば４０
ｖ）の１／２に相当する正電圧＋１／２Ｖｐ　　（”２
０ｖ）　ヲ印加Ｌ、読出シ用ケートラインＧＬｂの電位
はＯ（接地）とするとともに、選択するソース、ドレイ
ンラインＳＬ、ＤＬにそれぞれ上記書込み消去電圧Ｖ、
の１／２に相当する負電圧−１／２Ｖ　ｐ　　（−２０
Ｖ　）を印加し、また非選択のゲートラインＧＬａ、Ｇ
Ｌｂおよびソース。

ドレインラインＳＬ、ＤＬの電位はＯとする。このよう
な電圧信号を印加すると、選択されたゲートラインＧＬ
ａ、ＧＬｂとソース、ドレインラインＳＬ、ＤＬとの交
差部にある選択メモリ素子Ｍの選択トランジスタ７２０
ａ、　Ｔ２０ｂが書込み消去用ゲート電極Ｇａへの電圧
印加によりオンし、メモリトランジスタＴＩＯの書込み
消去用ゲート電極Ｇａとソース、ドレイン電極Ｓ、Ｄと
の間に書込み消去電圧Ｖ、に相当する電位差が生じて、
このメモリトランジスタＴＩＯが書込み状態となる。ま
た、選択されたゲートラインＧＬａ、ＧＬｂ上の他の非
選択メモリ素子Ｍでは、そのメモリトランジスタＴＩＯ
および選択トランジスタＴ２０ａ。

Ｔ２０ｂの書込み消去用ゲート電極Ｇａとソース。

ドレイン電極Ｓ、Ｄとの間の電位差がｌ／２Ｖ　Ｐだけ
であり、したがってこのメモリトランジスタＴＩＯは書
込み阻止状態にある。また、選択されないゲートライン
ＧＬａ、ＧＬｂ上のメモリ素子について、図上左下のメ
モリ素子は、上記非選択メモリ素子Ｍと同様に、そのメ
モリトランジスタＴ２０の書込み消去用ゲート電極Ｇａ
とソース。

ドレイン電極Ｓ、Ｄとの間に生ずる電位差が１／２Ｖｐ
だけであり、したがってこのメモリトランジスタＴＩＯ
は書込み阻止状態にある。さらに、図上右下のメモリ素
子については、上記非選択メモリ素子Ｍと同様に、その
メモリトランジスタＴＩＯの書込み消去用ゲート電極Ｇ
ａとソース、ドレイン電極Ｓ、Ｄとの間に生ずる電位が
Ｏ（ｉ圧無印加）である。すなわち、ゲートとソース、
ドレインとの間は等電位であり、したがってこのメモリ
トランジスタＴＩＯも書込み阻止状態にある。

また消去時は、第１図（ｂ）に示すように、選択するゲ
ートラインＧＬａ、ＧＬｂのうち書込み消去用ゲートラ
インＧＬａに一１／２Ｖ　、を印加し、読出し用ゲート
ラインＧＬｂの電位は０とするとともに、選択するソー
ス、ドレインラインＳＬ。

ＤＬにそれぞれ＋ｉ／２Ｖｐを印加する。なお、非選択
のゲートラインＧＬａ、ＧＬｂおよびソース。

ドレインラインＳＬ、ＤＬへの印加信号は上記書込み時
と同じである。このような電圧信号を印加すると、選択
メモリ素子ＭのメモリトランジスタＴＩＯの書込み消去
用ゲート電極Ｇａとソース、ドレイン電極Ｓ、Ｄとの間
に書込み消去電圧ＶＰに相当する逆電位の電位差が生じ
る。この時、メモリトランジスタＴＩＯの両側の選択ト
ランジスタＴ２０ａ、　Ｔ２０ｂのゲート電極Ｇａとソ
ース、ドレイン電極Ｓ、Ｄとの間には、メモリトランジ
スタＴ１０と同様に一■、の電圧が加わる。通常アモル
ファスシリコンやポリシリコン等を半導体層とした薄膜
トランジスタは、ゲート電極に高い負電圧を印加した場
合もソース、ドレイン間は導通状態となり、薄膜トラン
ジスタはＯＮする。したがって、選択トランジスタＴ２
０ａ、　Ｔ２０ｂは高い負電圧−■ＰによりＯＮとなり
、メモリトランジスタＴＩＯに保持されているデータが
消去される。この場合も、非選択メモリ素子Ｍのメモリ
トランジスタＴＩＯの書込み消去用ゲート電極Ｇａとソ
ース。

ドレイン電極Ｓ、Ｄとの間に生ずる電位差は１／２ＶＰ
だけであり、このメモリトランジスタＴＩＯは消去阻止
状態にある。

一方、読出し時は、第１図（ｃ）に示すように、選択す
るゲートラインＧＬａ、ＧＬｂのうち読出し用ゲートラ
インＧＬｂにＶＯＮを印加し、書込み消去用ゲートライ
ンＧＬａにＶ　Ｓｌ：Ｌを印加するとともに、選択する
ソース、ドレインラインＳＬ。

ＤＬのうちドレインラインＤＬにＶＤを印加し、ソース
ラインＳＬの電位は０とする。なお、上記ＶＯＮとＶＤ
は、メモリトランジスタＴＩＯの書込み消去電圧Ｖｐ　
　（４０Ｖ）より十分量さな電圧であり、例えばＶ　Ｏ
Ｎ−ｔｏｖ　５ｖＤ−１０Ｖである。またＶ　Ｓｌ！Ｌ
は例えばＯＶである。また、非選択の読出し用ゲートラ
インＧＬｂおよび書込み消去用ゲートラインＧＬａには
Ｖｏｐｐ（例えばＯＶ）を印加するとともに、非選択の
ソース、ドレインラインＳＬ、ＤＬの電位はＯとする。

このような電圧信号を印加すると、選択されたメモリ素
子ＭのメモリトランジスタＴ２０ａ、　　Ｔ２０ｂは読
出し用ゲートラインＧＬｂに印加されたＶ。Ｎによって
ＯＮ状態になるので、メモリトランジスタＴＩＯに保持
されているデータに応じてドレインラインＤＬからソー
スラインＳＬに電流が流れ、これが読出しデータとして
出力される。この場合、メモリトランジスタＴＩＯと一
対の選択トランジスタＴ２０ａ。

Ｔ２０ｂとは直列につながっているため、選択メモリ素
子Ｍの読出し用ゲート電極Ｇ　’ｂへの印加電圧Ｖｃ　
ｂ　（ＶＯＮ）に対するドレイン電流ＩＤの特性（Ｖ、
ｂ−ＩＤ特性）は、各トランジスタＴＩＯ。

Ｔ２０ａ、　Ｔ２０ｂの特性が重なった特性であるがら
、読出しデータは各トランジスタＴＩＯ，Ｔ２０ａ。

Ｔ２０ｂのトータルの特性に応じて決まる。第３図は書
込み消去用ゲート電極Ｇａの印加電圧ＶＧａ（ＶｓｇＬ
）をＯｖとしたときの選択メモリ素子ＭのＶ。ｂ−１０
特性を示しており、（ａ）はメモリトランジスタＴＩＯ
のＶＧｂ−ＩＤ特性、（ｂ）は選択トランジスタＴ２０
ａ、　Ｔ２０ｂのｖ、ｂ−ＩＤ特性、（Ｃ）は各トラン
ジスタＴｌ０１Ｔ２０ａ。

Ｔ２０ｂのトータルのＶ、ｂ−ＩＤ特性を示している。

なお、図において、Ｗは書込み状態での特性、Ｅは消去
状態での特性であり、読出し選択時のドレイン電流１ｐ
は、メモリトランジスタＴＩＯが消去状態にあるときは
ＩＤＥ、メモリトランジスタＴＩＯが書込み状態にある
とき・はＩＤＷ（ＯＡ）となる。すなわち、このメモリ
素子Ｍは、読出し選択時に消去状態でオンし、書込み状
態ではオフである。なお、読出し非選択時は、書込み消
去用ゲートラインＧＬａ、読出し用ゲートラインＧＬｂ
に印加されたＶ　（、ｐｐにより選択トランジスタ７２
０ａ、　Ｔ２０ｂがＯＦＦ状態になるので、消去状態、
書込み状態に関係なくメモリ索子Ｍはオフ状態である。

また、第３図は書込み消去用ゲート電極Ｇａの印加電圧
Ｖｃ　ａ　（ＶＳＥＬ　）を＋５Ｖ〜＋ＩＯＶ　（メモ
リトランジスタＴＩＯの消去状態、書込み状態に変化を
生じさせない程度の電圧）としたときの選択メモリ素子
ＭのＶ。ｂ−Ｉｎ特性を示しており、（ａ）はメモリト
ランジスタＴＩＧ（’）Ｖａｂ−１ｏ特性、（ｂ）は選
択トランジスタＴ２０ａ、　Ｔ２０ｂのＶａｂ−Ｉｎ特
性、（ｃ）は各トランジスタＴＩＯ，Ｔ２０ａ、　Ｔ２
０ｂのトータルのＶ　ｃ　ｂ　−１ｐ特性を示している
。このように書込み消去用ゲート電極Ｇａにある程度の
電圧（＋５ｖ〜＋ｌ０Ｖ）を印加すると、メモリトラン
ジスタＴｌＯおよび選択トランジスタ７２０ａ、　Ｔ２
０ｂのＶｃｂ　　ＩＤ特性が一側にずれ、これによって
トータルのＶＧｂ−ＩＤ特性が一側にずれるから、メモ
リトランジスタＴＩＯが消去状態にあるときのドレイン
電流ＩＤＥを大きくとることができる。

なお、この時は読出しの選択、非選択時の読出し用ゲー
トラインＧＬｂに印加する電圧も、特性が一側にずれた
分だけ一側にずらしてやればよい。

また、上記書込み、消去、および読出し時のいずれの場
合も、選択されたソース、ドレインラインＳＬ、ＤＬへ
の印加電圧がこのソース、ドレインラインＳＬ、ＤＬ上
の非選択のメモリ素子Ｍにも印加されるが、この非選択
メモリ索子Ｍの選択トランジスタ７２０ａ、　Ｔ２０ｂ
は、そのゲート電位が負電圧−１／２ＶｐまたはｖｏＦ
Ｆ（Ｏｖ）テアルためにオフ状態にあるから、非選択メ
モリ素子ＭのメモリトランジスタＴＩＯは印加される電
圧の影響を受けない。すなわち、この薄膜トランジスタ
メモリにおいても、上記選択トランジスタＴ２０ａ。

Ｔ２０ｂは、メモリトランジスタＴＩＧの選択だけでな
く、非選択時に印加される電圧からメモリトランジスタ
ＴＩＯをガードするガードトランジスタとしての作用も
もっている。

次に、上記薄膜トランジスタメモリの具体的な構造を説
明する。

第４図および第５図は薄膜トランジスタメモリの１つの
メモリ素子Ｍの断面図および平面図である。このメモリ
素子Ｍの構造を説明すると、図中１１はガラス等からな
る絶縁基板であり、この基板１１上には、メモリ用と選
択用の各薄膜トランジスタＴＩＯ，Ｔ２０ａ、　Ｔ２０
ｂに共用される書込み消去用ゲート電極Ｇａと、この書
込み消去用ゲート電極Ｇａにつながる書込み消去用ゲー
トラインＧＬａが形成されている。また、上記基板１１
上には、前記書込み消去用ゲート電極Ｇａの中央部を除
く両側部（各選択トランジスタ７２０ａ。

Ｔ２０ｂのゲート電極部分）を覆う厚膜ゲート絶縁［１
１２と、前記書込み消去用ゲート電極Ｇａの全体を覆う
薄膜ゲート絶縁膜１３とからなる下部ゲート絶縁膜が形
成されている。このゲート絶縁膜１２．１３はそれぞれ
、シリコン原子Ｓ１と窒素原子Ｎとの組成比Ｓｉ／Ｎを
化学量論比（Ｓｉ　／Ｎ−０，７５）とほぼ同じにした
窒化シリコン（ＳＩＮ）で形成されており、厚膜ゲート
絶縁膜１２の膜厚は約２５００Å〜３５００人とされ、
薄膜ゲート絶縁膜１３の膜厚は５００Å〜１５００Å程
度とされている。すなわち、この下部ゲート絶縁膜は、
書込み消去用ゲート電極Ｇａの両側の選択トランジスタ
Ｔ２０ａ、　Ｔ２０ｂ部分では、上記厚膜ゲート絶縁膜
１２の上に薄膜ゲート絶縁膜１３を積層した二層膜とさ
れ、中央部のメモリトランジス２７１０部分では薄膜ゲ
ート絶縁膜１３だけからなる単層膜とされている。この
メモリトランジス２７１０部分の下部ゲート絶縁膜１３
は、その膜厚が薄いために、その組成比Ｓ１／Ｎが化学
量論比とほぼ同じであっても、電荷蓄積機能をもってい
る。

なお、選択トランジスタ７２０ａ、　Ｔ２０ｂ部分の下
部ゲート絶縁膜１２．１３はその全体の膜厚が厚いため
に電荷蓄積機能はもっていない。また、上記下部ゲート
絶縁膜の上（薄膜ゲート絶縁膜１３の上）には、前記書
込み消去用ゲート電極Ｇａの全域に対向させて、メモリ
トランジスタＴＩＯと選択トランジスタＴ２０ａ、　Ｔ
２Ｑｂとに共用される（型半導体層１４が形成されてい
る。このｉ型半導体層１４は、１−ａ−Ｓｌ（ｉ型アモ
ルファス・シリコン）からなっている。そして、このｉ
型半導体層１４の上の両側部には、ｎ”−ａ−Ｓｌ（ｎ
型不純物をドープしたアモルファス・シリコン）からな
るｎ型半導体層１５を介して、ソース電極Ｓとドレイン
電極りとが形成されており、ソース電極ＳＩＯはこれと
一体のソースラインＳＬに接続され、ドレイン電極りは
これと一体のドレインラインＤＬに接続されている。ま
た、１６は上記ｉ型半導体層１４およびソース、ドレイ
ン電極Ｓ、Ｄの上に形成された電荷蓄積機能のない上部
ゲート絶縁膜（組成比Ｓｌ／Ｎを化学量論比とほぼ同じ
にした膜厚約２５００λ〜３５００大の窒化シリコン膜
）であり、この上部ゲート絶縁膜１６の上には、メモリ
用と選択用の各薄膜トランジスタＴ　１０゜Ｔ２０ａ、
Ｔ２０ｂに共用される読出し用ゲート電極Ｇｂと、この
読出し用ゲート電極Ｇｂにつながる読出し用ゲートライ
ンＧＬｂが形成されている。

この読出し用ゲートラインＧＬｂは、上記書込み消去用
ゲートラインＧＬａの真上に形成されており、また書込
み消去用ゲートラインＧＬａと読出し用ゲートラインＧ
Ｌｂとは、書込み消去用ゲート電極Ｇａおよび読出し用
ゲート電極Ｇｂの延長線上に沿わせて配線されている。

なお、この実施例では、書込み消去用ゲートラインＧＬ
ａと読出し用ゲートラインＧＬｂとを、書込み消去用お
よび読出し用ゲート電極Ｇａ、Ｇｂの幅と同じ幅に形成
している。

すなわち、この実施例の薄膜トランジスタメモリは、そ
のメモリ素子Ｍを、１つの薄膜トランジスタの中にメモ
リトランジスタＴＩＯとこれと対をなす２つの選択トラ
ンジスタ７２０ａ、　Ｔ２０ｂとを形成した構成とした
もので、メモリトランジスタＴＩＯは、書込み消去用ゲ
ート電極Ｇａと、薄膜ゲート絶縁膜１３だけからなる電
荷蓄積機能をもつ下部ゲート絶縁膜と、ｉ型半導体層１
４およびｎ型半導体層１５と、ソース、ドレイン電極Ｓ
、　　Ｄと、電荷蓄積機能のない上部ゲート絶縁膜１６
と、読出し用ゲート電極Ｇｂとで構成され、選択トラン
ジスタＴ２０ａ、　Ｔ２０ｂはそれぞれ、上記書込み消
去用ゲート電極Ｇａと、厚膜と薄膜の二層のゲート絶縁
膜１２．１３からなる電荷蓄積機能のない下部ゲート絶
縁膜と、上記ｉ型半導体層１４およびｎ型半導体層１５
と、上記ソース、ドレイン電極Ｓ、Ｄと、上記上部ゲー
ト絶縁膜１６と、上記読出し用ゲート電極Ｇｂとで構成
されている。

第６図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、基板１１上にクロム等の金属膜を膜付けし、この
金属膜をバターニングして、第６図（ａ）に示すように
、書込み消去用ゲート電極Ｇａとこのゲート電極Ｇａに
つながる書込み消去用ゲートラインＧＬａを同時に形成
し、その上に基板１１全面にわたって、下部ゲート絶縁
膜である厚膜ゲート絶縁膜１２を堆積させる。

次に、第６図（ｂ）に示すように、上記厚膜ゲート絶縁
膜１２のうち、ゲート電極Ｇａのほぼ中央部分をエツチ
ングにより除去し、メモリトランジス２７１０部分の書
込み消去用ゲート電極Ｇａを露出させる。

この後、第６図（Ｃ）に示すように、上記基板１１上に
その全面にわたって、下部ゲート絶縁膜である薄膜ゲー
ト絶縁膜１３を堆積させ、その上に、１−ａ−３１から
なるｉ型半導体層１４と、ｎ”−ａ−８１からなるｎ型
半導体層１５と、ソース、ドレイン電極Ｓ、Ｄとなるク
ロム等の金属膜１つとを順次堆積させる。

次に、第６図（ｄ）に示すように、上記金属膜１９とｎ
型半導体層１５とをパターニングしてソース電極Ｓとソ
ースラインＳＬおよびドレイン電極りとドレインライン
ＤＬとを形成し、次いでｉ型半導体層１４をメモリ素子
領域の形状にバターニングする。

この後は、その上に基板１１全面にわたって上部ゲート
絶縁膜１６とクロム等の金属膜とを順次堆積させ、この
金属膜を読出し用ゲート電極Ｇｂおよび読出し用ゲート
ラインＧＬｂの形状にパタニングして、第４図および第
５図に示した薄膜トランジスタメモリを完成する。

第７図は上記メモリ素子Ｍの回路を示し、第８図はその
等価回路を示しており、第１図に示した各メモリ素子Ｍ
の回路は第８図の等価回路に相当する。

しかして、この薄膜トランジスタメモリにおいては、そ
の各メモリ素子Ｍを、メモリトランジスタＴＩＯの両側
に選択トランジスタ７２０ａ、　Ｔ２０ｂを直列に設け
た構成としているから、上記一対の選択トランジスタＴ
２０ａ、　Ｔ２０ｂのいずれか一方の特性が不良であっ
ても、もう１つの選択トランジスタよってメモリトラン
ジスタＴＩＯの選択およびガードを行なうことができ、
したがって信頼性を向上させることができる。しかも、
この薄膜トランジスタメモリでは、メモリトランジスタ
ＴｌＯと選択トランジスタ７２０ａ、　Ｔ２０ｂとに読
出し用ゲート電極Ｇｂを設けることによって、書込みお
よび消去は選択トランジスタＴ２０ａ、　Ｔ２０ｂとメ
モリトランジスタＴＩＯの本来のゲート電極（書込み消
失用ゲート電極）Ｇａにゲート電圧を印加して行ない、
読出しは選択トランジスタ７２０ａ。

Ｔ２０ｂとメモリトランジスタＴＩＯの読出し用ゲート
電極Ｇｂにゲート電圧を印加して行なうようにしており
、このように読出しを選択トランジスタ７２０ａ、　Ｔ
２０ｂとメモリトランジスタＴＩＯの読出し用ゲート電
極Ｇｂにゲート電圧を印加して行なえば、読出し時にメ
モリトランジスタＴｌｏの本来のゲート電極Ｇａにメモ
リトランジスタＴＩＯの閾値電圧を変化させるようなゲ
ート電圧を印加する必要はないから、読出しの繰返しに
よるメモリトランジスタＴａの閾値電圧の変化をなくし
て半永久的に安定した読出しを行なうことができる。

また、上記実施例の薄膜トランジスタメモリでは、メモ
リトランジスタＴＩＯと選択トランジスタ７２０ａ、　
Ｔ２０ｂの書込み消去用ゲート電極Ｇａを一体の電極と
してこの書込み消去用ゲート電極Ｇａを共通の書込み消
去用ゲートラインＧＬａに接続し、メモリトランジスタ
ＴＩＯと選択トランジスタＴ２０ａ、　Ｔ２０ｂの読出
し用ゲート電極Ｇｂを一体の電極としてこの読出し用ゲ
ート電極Ｇｂを共通の読出し用ゲートラインＧＬｂに接
続して、メモリトランジスタＴＩＯと選択トランジスタ
７２０ａ、　Ｔ２０ｂの書込み消去用ゲート電極Ｇａま
たは読出し用ゲート電極Ｇｂへの信号の印加を共通の書
込み消去用ゲートラインＧＬａまたは読出し用ゲートラ
インＧＬｂから行なうようにしているから、メモリトラ
ンジスタＴＩＯと選択トランジスタＴ２０ａ、　　Ｔ２
０ｂとに読出し用ゲート電極Ｇｂを付加したものであり
ながら、ゲートライン数は従来の薄膜トランジスタメモ
リと同じである。しかも上記実施例では、書込み消去用
ゲートラインＧＬａと読出し用ゲートラインＧＬｂとを
書込み消去用ゲート電極Ｇａおよび読出し用ゲート電極
Ｇｂの延長線上に沿わせて配線しているから、ゲートラ
イン方向に並ぶメモリ素子列の側方にゲートラインの配
線スペースをとる必要はなく、したがってその分だけ集
積度を上げることができる。

また、上記実施例の薄膜トランジスタメモリでは、その
メモリ索子Ｍを、１つの薄膜トランジスタの中にメモリ
トランジスタＴＩＯと選択トランジスタＴ２０ａ、　Ｔ
２０ｂとを形成した構成としているため、各メモリ索子
Ｍの素子面積を非常に小さくすることができるから、さ
らに集積度を上げることかできる。

なお、この実施例では、書込み消去用ゲートラインＧＬ
ａと読出し用ゲートラインＧＬｂとをゲート電極Ｇａ、
Ｇｂと同−輻に形成しているが、このゲートラインＧＬ
ａ、ＧＬｂの幅はゲート電極Ｇａ、Ｇｂより小さくして
もよく、その場合は、書込み消去用ゲートラインＧＬａ
と読出し用ゲートラインＧＬｂとを互いに位置をずらし
て配線してもよい。

次に、本発明の他の実施例を説明する。

第９図および第１０図は本発明の第２の実施例を示した
もので、第９図は薄膜トランジスタメモリの１つのメモ
リ素子Ｍの断面を示している。なお、図において第４図
および第５図に示した第１の実施例に対応するものにつ
いては、図に同符号を付してその説明を省略する。

この実施例の薄膜トランジスタメモリは、第９図に示す
ように、そのメモリ素子ＭのメモリトランジスタＴＩＯ
の下部ゲート絶縁膜を、組成比Ｓ　ｉ　／　Ｎを化学量
論比（Ｓｌ／Ｎ−０，７５）とほぼ同じにした電荷蓄積
機能をもたない窒化シリコン（Ｓｉ　Ｎ）からなる非メ
モリ性絶縁膜１７と、組成比Ｓｔ／Ｎを化学量論比より
大きく（Ｓｔ／Ｎ−０，８５〜１．１５）にして電荷蓄
積機能をもたせた窒化シリコンからなるメモリ用絶縁膜
１８との二層膜とし、選択トランジスタ”ＩＪＯａ。

Ｔ２０ｂの下部ゲート絶縁膜を、上記非メモリ性絶縁膜
１７だけとしたもので、上記非メモリ性絶縁膜１７は、
メモリ用と選択用の各薄膜トランジスタＴＩＯ，Ｔ２０
ａ、　Ｔ２０ｂに共用される書込み消去用ゲート電極Ｇ
ａの上にその全域を覆って形成されている。また、上記
メモリ用絶縁膜１８は、非メモリ性絶縁膜１７の上に、
前記書込み消去用ゲート電極Ｇａのメモリトランジスタ
ＴＩＯのゲート電極となる部分（書込み消去用ゲート電
極Ｇａの中央部）に対向させて形成されている。なお、
上記非メモリ性絶縁膜１７の膜厚は約２０００Åであり
、メモリ用絶縁膜１８は膜厚的ｌＯＯ入の極薄膜とされ
ている。

この第２の実施例の薄膜トランジスタメモリも、そのメ
モリ素子Ｍを、１つの薄膜トランジスタの中にメモリト
ランジスタＴＩＯと２つの選択トランジスタＴ２０ａ、
　　Ｔ２０ｂとを形成した構成としたもので、メモリト
ランジスタＴＩＯは、書込みｌ肖去用ゲート電極Ｇａと
、非メモリ性絶縁膜１７とメモリ用絶縁膜１８とからな
る下部ゲート絶縁膜と、ｉ型半導体層１４およびｎ型半
導体層１５と、ソス、ドレイン電極Ｓ、Ｄと、上部ゲー
ト絶縁膜１６と、読出し用ゲート電極Ｇｂとで構成され
、選択トランジスタＴ２０ａ、　Ｔ２０ｂはそれぞれ、
上記書込み消去用ゲート電極Ｇａと、上記非メモリ性絶
縁膜１７からなる下部ゲート絶縁膜と、上記ｉ型半導体
層１４およびｎ型半導体層１５と、上記ソース、ドレイ
ン電極Ｓ、Ｄと、上記上部ゲート絶縁膜１６と、上記読
出し用ゲート電極Ｇｂとで構成されている。なお、この
実施例では、書込み消去用ゲートラインＧＬａと読出し
用ゲートラインＧＬｂとを細幅ラインとし、このゲート
ラインＧＬａ、ＧＬｂを上下に対向位置させて、ゲート
ライン方向に並ぶメモリ素子列・の−側に配線している
。

第１０図は上記薄膜トランジスタメモリの製造方法を示
したもので、この薄膜トランジスタメモリは次のような
工程で製造される。

まず、基板１１上にクロム等の金属膜を膜付けし、この
金属膜をパターニングして、第１０図（ａ）に示すよう
に、書込み消去用ゲート電極Ｇａとこのゲート電極Ｇａ
につながる書込み消去用ゲートラインＧＬａを同時に形
成し、その上に基板１１全面にわたって、下部ゲート絶
縁膜である非メモリ性絶縁膜１７とメモリ用絶縁膜１８
とを順次堆積させる。

次に、第１０図（ｂ）に示すように、上記メモリ用絶縁
膜１８のメモリトランジスタＴ１０部分以外の部分をエ
ツチングにより除去し、次いで第１０図（ｃ）に示すよ
うに、基板１１全面にわたって、１−ａ−５ｌからなる
ｉ型半導体層１４と、ｎ”−ａ−３ｌからなるｎ型半導
体層１５と、ソース、ドレイン電極Ｓ、Ｄとなるクロム
等の金属膜１９を順次堆積させる。

次に、第１０図（ＣＩ）に示すように、上記金属膜１つ
とｎ型半導体層１５とをバターニングしてソース電極Ｓ
とソースラインおよびドレイン電極りとドレインライン
とを形成し、次いでｉ型半導体層１４をメモリ素子領域
の形状にパターニングする。

この後は、その上に基板１１全面にわたって上部ゲート
絶縁膜１６とクロム等の金属膜とを順次堆積させ、この
金属膜を読出し用ゲート電極Ｇｂおよび読出し用ゲート
ラインＧＬｂの形状にバターニングして、第９図に示し
た薄膜トランジスタメモリを完成する。

この第２の実施例のメモリ素子Ｍの回路は第７図と同じ
であり、その等価回路は第８図に示すようになる。

しかして、上記第２の実施例の薄膜トランジスタメモリ
においても、その各メモリ素子Ｍを、選択用薄膜トラン
ジスタ７２０ａ、　Ｔ２０ｂをメモリ用薄膜トランジス
タＴＩＯの両側に直列に設けた構成としているから、上
記一対の選択トランジスタ７２０ａ、　Ｔ２０ｂのいず
れか一方の特性が不良であっても、もう１つの選択トラ
ンジスタよってメモリトランジスタＴＩＯの選択および
ガードを行なうことができ、したがって信頼性を向上さ
せることができるし、また、メモリトランジスタＴＩＯ
と選択トランジスタ７２０ａ、　Ｔ２０ｂとにそれぞれ
読出し用ゲート電極Ｇｂを設けて、読出しは選択トラン
ジスタＴ２０ａ、　　Ｔ２０ｂとメモリトランジスタＴ
ＩＯの読出し用ゲート電極Ｇｂにゲート電圧を印加して
行なうようにしているから、読出しの繰返しによるメモ
リトランジスタＴａの閾値電圧の変化をなく　Ｌ、て半
永久的に安定した読出しを行なうことができる。

また、この第２の実施例においても、メモリトランジス
タＴＩＯと選択トランジスタＴ２０ａ。

Ｔ２０ｂの書込み消去用ゲート電極Ｇａおよび読出し用
ゲート電極Ｇｂを共通の書込み消去用ゲートラインＧＬ
ａおよび読出し用ゲートラインＧＬｂに接続しているた
め、ゲートライン数は従来の薄膜トランジスタメモリと
同じであり、しかも両ゲートラインＧＬａ、ＧＬｂを上
下に対向位置させて配線しているために、ゲートライン
の配線に要するスペースは従来の薄膜トランジスタメモ
リの半分ですむから、従来の薄膜トランジスタメモリよ
りも集積度を上げることができる。さらに、この第２の
実施例においても、メモリ素子Ｍを１つの薄膜トランジ
スタの中にメモリトランジスタＴＩＯと２つの選択トラ
ンジスタ７２０ａ、　Ｔ２０ｂとを形成した構成として
いるから、メモリ素子Ｍの素子面積を小さくして、さら
に集積度を上げることができる。

なお、上記第１および第２の実施例では、薄膜トランジ
スタメモリの各メモリ素子Ｍを、１つの薄膜トランジス
タの中にメモリトランジスタＴＩＯと２つの選択トラン
ジスタＴ２０ａ、　Ｔ２０ｂとを形成した構成としてい
るが、上記メモリ素子Ｍを構成するメモリトランジス９
．７１０と２つの選択トランジスタＴ２０ａ、　Ｔ２０
ｂとは、それぞれ別々の薄膜トランジスタとしてもよく
、その場合も、メモリトランジスタと選択トランジスタ
の書込み消去用ゲート電極および読出し用ゲート電極を
上記実施例と同様に共通の書込み消去用ゲートラインお
よび読出し用ゲートラインに接続すれば、ゲートライン
数は従来の薄膜トランジスタメモリと同じですむ。ただ
し、このようにメモリトランジスタと２つの選択トラン
ジスタとを別々の薄膜トランジスタとする場合は、メモ
リトランジスタと選択トランジスタの書込み消去用ゲー
ト電極および読出し用ゲート電極をそれぞれ別のゲート
ラインに接続してもよく、その場合は、書込み消去用の
ゲートラインとソース、ドレインラインに第１１図（ａ
）、（ｂ）に示した信号を印加して書込みおよび消去を
行ない、読出し用のゲートラインとソース、ドレインラ
インに第１図（Ｃ）に示した信号を印加して読出しを行
なうようにしてもよい。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、選択用薄膜トラン
ジスタをメモリ用薄膜トランジスタの両側に直列に設け
るとともに、前記メモリ用薄膜トランジスタと選択用薄
膜トランジスタとにそれぞれ、そのゲート電極と反対側
に位置しかつ電荷蓄積機能をもたないゲート絶縁膜を介
して半導体層と対向する読出し用ゲート電極を設けたも
のであるから、一方の選択用薄膜トランジスタ特性が不
良であっても、もう１つの選択用薄膜トランジスタによ
って用薄膜メモリトランジスタの選択およびガードを行
なうことができ、したがって信頼性を大幅に向上させる
ことができるし、また、読出しを選択用薄膜トランジス
タとメモリ用薄膜トランジスタの読出し用ゲート電極に
ゲート電圧を印加して行なえば、読出し時にメモリ用薄
膜トランジスタの本来のゲート電極にこのトランジスタ
の閾値電圧を変化させるようなゲート電圧を印加する必
要はないから、読出しの繰返しによるメモリ用薄膜トラ
ンジスタの閾値電圧の変化をなくして半永久的に安定し
た読出しを行なうことができる。

【図面の簡単な説明】

第１図〜第８図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの回路図、第２図お
よび第３図はそれぞれメモリ素子の読出し用ゲート電極
への印加電圧に対するドレイン電流特性図、第４図およ
び第５図は薄膜トランジスタメモリの１つのメモリ素子
の断面図および平面図、第６図は薄膜トランジスタメモ
リの製造工程図、第７図および第８図はメモリ素子の回
路図およびその等価回路図である。第９図および第１０
図は本発明の第２の実施例を示す薄膜トランジスタメモ
リの１つのメモリ素子の断面図およびその製造工程図で
ある。第１１図は従来の薄膜トランジスタメモリの回路
図である。 Ｍ・・・メモリ素子、ＴｌＯ・・・メモリ用薄膜トラン
ジスタ、Ｔ２０ａ、　Ｔ２０ｂ・・・選択用薄膜トラン
ジスタ、Ｇａ・・・書込み消去用ゲート電極、１２．１
３・・・下部ゲート絶縁膜（１２・・・厚膜ゲート絶縁
膜、１３・・・薄膜ゲート絶縁膜、１７．１８・・・下
部ゲート絶縁膜（１７・・・非メモリ性絶縁膜、１８・
・・メモリ用絶縁膜）、１４・・・ｉ型半導体層、１５
・・・ｎ型半導体層、１６・・・上部ゲート絶縁膜、Ｇ
ｂ・・・読出し用ゲート電極、Ｓ・・・ソース電極、Ｄ
・・・ドレイン電極、ＧＬａ・・・書込み消去用ゲート
ライン、ＧＬｂ・・・読出し用ゲートライン、ＳＬ・・
・ソースライン、ＤＬ・・・ドレインライン。 第１図 第７図 第８図 第３図 （ｃ） 第４図 第５図

Claims (1)

【特許請求の範囲】
1. メモリ用薄膜トランジスタとこのメモリ用薄膜トランジ
   スタを選択する選択用薄膜トランジスタとを備えた薄膜
   トランジスタメモリにおいて、前記選択用薄膜トランジ
   スタを前記メモリ用薄膜トランジスタの両側に直列に設
   けるとともに、前記メモリ用薄膜トランジスタと選択用
   薄膜トランジスタとに、そのゲート電極と反対側に位置
   しかつ電荷蓄積機能をもたないゲート絶縁膜を介して半
   導体層と対向する読出し用の第２のゲート電極を設けた
   ことを特徴とする薄膜トランジスタメモリ。