JPH0472673A - 薄膜トランジスタメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリおよびその製造方法に
関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリトランジスタとこのメモ
リトランジスタを選択するための選択トランジスタとを
薄膜トランジスタとした薄膜トランジスタメモリが考え
られている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとは、例えば、ソース
、ドレイン電極と、半導体層と、ゲート絶縁膜と、ゲー
ト電極とを積層したスタガー型の薄膜トランジスタとさ
れており、メモリトランジスタのゲート絶縁膜は電荷蓄
積機能をもつメモリ性絶縁膜で形成され、選択トランジ
スタのゲート絶縁膜は電荷蓄積機能のない絶縁膜で形成
されている。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリトランジスタと選択トランジスタとを隣
接させて形成して、このメモリトランジスタと選択トラ
ンジスタとを接続配線により直列に接続したものである
ため、メモリトランジスタと選択トランジスタとで構成
されるトランジスタメモリの面積が大きく、したがって
このトランジスタメモリを縦横に配列して構成されるメ
モリマトリックスの集積度を上げることが難しいという
問題をもっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、メモリトランジスタと
選択トランジスタとで構成されるトランジスタメモリの
面積を小さくして集積度を上げることかできる薄膜トラ
ンジスタメモリを提供するとともに、あわせてその製造
方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、 絶縁性基板上に形成されたソース、ドレイン電極と、両
側部を前記ソース、ドレイン電極の上に重ねて前記基板
上に形成された半導体層と、この半導体層の一部分の上
に形成された少なくとも前記半導体層との界面部分に電
荷蓄積機能をもつメモリトランジスタ用ゲート絶縁膜と
、このメモリトランジスタ用ゲート絶縁膜の上にこれと
同一形状に形成された下部ゲート電極と、この下部ゲー
ト電極および前記半導体層を覆う電荷蓄積機能のない選
択トランジスタ用ゲート絶縁膜と、この選択トランジス
タ用ゲート絶縁膜の上に前記半導体層の少なくともソー
ス、ドレイン電極間の領域全体に対向させて形成された
上部ゲート電極とを備え、 前記ソース、ドレイン電極と前記半導体層−と前記メモ
リトランジスタ用ゲート絶縁膜と下部ゲート電極とでメ
モリトランジスタを構成し、前記ソース、ドレイン電極
と前記半導体層と前記選択トランジスタ用ゲート絶縁膜
と前記上部ゲート電極とで選択トランジスタを構成した
ことを特徴とするものである。

また、本発明の薄膜トランジスタメモリの製造方法は、 絶縁性基板上にソース、ドレイン電極を形成する工程と
、 前記基板上に両側部が前記ソース、ドレイン電極の上に
重なる半導体層を形成する工程と、前記基板上に、少な
くとも前記半導体層との界面部分に電荷蓄積機能をもつ
メモリトランジスタ用ゲート絶縁膜と下部ゲート電極用
金属膜とを順次堆積させ、前記金属膜とメモリトランジ
スタ用ゲート絶縁膜とを前記半導体層の一部分に対応す
る形状にパターニングする工程と、 前記下部ゲート電極および前記半導体層の上に電荷蓄積
機能のない選択トランジスタ用ゲート絶縁膜を堆積させ
る工程と、 前記選択トランジスタ用ゲート絶縁膜の上に前記半導体
層の少なくともソース、ドレイン電極間の領域全体に対
向する上部ゲート電極を形成する工程と、 からなることを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、１つの
薄膜トランジスタに、半導体層の少なくともソース、ド
レイン電極間の領域全体に対向する上部ゲート電極と、
この上部ゲート電極と前記半導体層との間に設けられて
前記半導体層の一部分に対向する下部ゲート電極との２
つのゲート電極を設けるとともに、前記下部ゲート電極
は、前記半導体層の一部分の上に設けた少なくとも半導
体層との界面部分に電荷蓄積機能をもつメモリトランジ
スタ用ゲート絶縁膜の上にこれと同一形状に形成し、前
記上部ゲート電極は、前記下部ゲート電極を覆って半導
体層の上に積層した電荷蓄積機能のない選択トランジス
タ用ゲート絶縁膜の上に形成することにより、１つの薄
膜トランジスタの中に、前記半導体層とソース、ドレイ
ン電極とを共用するメモリトランジスタと選択トランジ
スタとを前記半導体層において直列に接続した状態で形
成したものである。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層のうち、下部ゲート電極が対向している部分が
メモリトランジスタのチャンネル領域となり、前記下部
ゲート電極は対向せず上部ゲート電極のみが対向してい
る部分が選択トランジスタのチャンネル領域となるから
、上部ゲート電極へのゲート電圧の印加により選択トラ
ンジスタが動作し、下部ゲート電極へのゲート電圧の印
加によりメモリトランジスタが動作する。また、前記メ
モリトランジスタのチャンネル領域と選択トランジスタ
のチャンネル領域とは、前記下部ゲート電極の側縁に対
応する部分において互いにつながった状態で形成される
。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタのゲート電極である下部ゲート電極が、選択ト
ランジスタのゲート電極である上部ゲート電極から半導
体層に印加されるゲート電圧を遮蔽する電極としても作
用するため、前記上部ゲート電極に゛印加されるゲート
電圧の影響でメモリトランジスタが誤動作することはな
い。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁性基板上にソース、ドレイン電極および半導体層を
形成した後、その上に電荷蓄積機能をもつメモリトラン
ジスタ用ゲート絶縁膜と下部ゲート電極用金属膜とを順
次堆積させてこの金属膜およびメモリトランジスタ用ゲ
ート絶縁膜を半導体層の一部分に対応する形状にパター
ニングすることにより、メモリトランジスタを構成する
メモリトランジスタ用ゲート絶縁膜と下部ゲート電極と
を同時に形成し、この後、前記下部ゲート電極および半
導体層の上に電荷蓄積機能のない選択トランジスタ用ゲ
ート絶縁膜を堆積させてその上に上部ゲート電極を形成
することで、前記本発明の薄膜トランジスタを製造する
ものである。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１はガラス等からなる絶縁性基板である。

この基板１上には、ソース、ドレイン電極Ｓ、　　Ｄと
そのライン部（図示せず）が形成されており、このソー
ス、ドレイン電極Ｓ、Ｄの上にはｎ型ア・モルファス・
シリコン（ｎ”　−ａ−８ｉ　）からなるオーミックコ
ンタクト層２が積層されている。

なお、前記オーミックコンタクト層２は、ソース。

ドレイン電極Ｓ、Ｄのライン部の上にも積層されている
。３は両側部を前記ソース、ドレイン電極Ｓ、Ｄの上に
積層して基板１上に形成されたｉ型アモルファス・シリ
コン（ｉ−ａ−Ｓｔ）からなる半導体層である。この半
導体層３は、ソース。

ドレイン電極Ｓ、Ｄ間の全域にわたって、両側縁がソー
ス電極Ｓおよびドレイン電極りの外側縁にほぼ一致する
面積に形成されており、この半導体層３の両側部は前記
オーミックコンタクト層２を介してソース、ドレイン電
極Ｓ、Ｄと電気的に接続されている。なお、この半導体
層３の層厚は５００人である。この半導体層３の中央部
の上には、メモリトランジスタ用ゲート絶縁膜４が設け
られている。このメモリトランジスタ用ゲート絶縁膜４
は、電荷蓄積機能をもつメモリ性絶縁膜４が設けられて
おり、このメモリ性絶縁膜４は、半導体層３の上に形成
された膜厚１００人のメモリ膜４ａと、その上に積層さ
れた膜厚９００人の耐圧膜４ｂとからなる二層膜とされ
ており、このメモリ膜４ａと耐圧膜４ｂとは同一形状に
形成されている。

このメモリ膜４ａと耐圧膜４ｂは、いずれも窒化シリコ
ン（Ｓｔ　Ｎ）膜とされており、耐圧膜４ｂは、シリコ
ン原子Ｓｔと窒素原子Ｎとの組成比（Ｓｔ　／Ｎ）を化
学量論比と同程度にした電荷蓄積機能のない窒化シリコ
ンで形成され、メモリ膜４は、シリコン原子量を化学量
論比より多くして電荷蓄積機能をもたせた窒化シリコン
で形成されている。なお、このメモリ膜４ａと耐圧膜４
ｂとからなる下部ゲート電極４は、図上左右方向の幅が
ソース、ドレイン電極Ｓ、Ｄ間の間隔のほぼ１／３で、
図上紙面表裏方向の幅が半導体層３の幅とほぼ等しい面
積に形成されている。また、メモリトランジスタ用ゲー
ト絶縁膜４の上には、これと同一形状の下部ゲート電極
Ｇ１が形成されており、そのライン部（図示せず）は、
基板１上に配線されている。なお、前記メモリトランジ
スタ用ゲート絶縁膜４は、下部ゲート電極Ｇ１のライン
部の下にもその全長にわたって形成されている。

５は前記下部ゲート電極Ｇ、とそのライン部および半導
体層３を覆って基板１上に形成された選択トランジスタ
用ゲート絶縁膜であり、この選択トランジスタ用ゲート
絶縁膜５は、電荷蓄積機能のない窒化シリコンで形成さ
れている。この選択トランジスタ用ゲート絶縁Ｍ５の膜
厚は２０００人である。そして、この選択トランジスタ
用ゲート絶縁膜５の上には、前記半導体層３の少なくと
もソース、ドレイン電極Ｓ、Ｄ間の領域全体に対向させ
て上部ゲート電極Ｇ２とそのライン部（図示せず）が形
成されている。なお、この実施例では、上部ゲート電極
Ｇ２を、前記半導体層３より若干小さく、かつ両側縁が
ソース電極Ｓおよびドレイン電極りの中央部に対向する
面積に形成している。また、この上部ゲート電極Ｇ２の
ライン部は、前記下部ゲート電極Ｇ１とは上下に重なら
ない位置に形成されている。

そして、この実施例の薄膜トランジスタメモリの中央部
はメモリトランジスタＴ１とされ、その両側部はそれぞ
れ選択トランジスタＴ２とされており、メモリトランジ
スタＴ１は、ソース、ドレイン電極Ｓ、Ｄと、半導体層
３と、この半導体層３との界面部分を電荷蓄積機能をも
つメモリ膜４ａとしたメモリトランジスタ用ゲート絶縁
膜５と、下部ゲート電極Ｇ１とで構成されている。また
、このメモリトランジスタＴ、の両側はそれぞれ選択ト
ランジスタＧ２とされており、この選択トランジスタＧ
２は、前記ソース、ドレイン電極Ｓ、Ｄおよび半導体層
３と、選択トランジスタ用ゲート絶縁膜５と、上部ゲー
ト電極Ｇ２とで構成されている。このメモリトランジス
タＴ１とその両側の２つの選択トランジスタＴ２−とは
、その両方に兼用されている半導体層３を介して直列に
つながっている。すなわち、前記半導体層３のソース電
極Ｓとドレイン電極りとの間の領域のうち、下部ゲート
電極Ｇ１が対向している部分はその全域がメモリトラン
ジスタＴ１のチャンネル領域Ｃ１となり、下部ゲート電
極Ｇ１は対向せず上部ゲート電極Ｇ２のみが対向してい
る部分はその全域が選択トランジスタＴ２のチャンネル
領域Ｃ２となっており、このメモリトランジスタＴ１の
チャンネル領域Ｃ１と、選択トランジスタＴ２のチャン
ネル領域Ｇ２とは、下部ゲート電極Ｇ１の側縁に対応す
る部分において互いにつながった状態で形成されるため
、メモリトランジスタＴ１とその両側の２つの選択トラ
ンジスタＴ２とは、前記半導体層３のチャンネル領域Ｇ
、、Ｇ２を介して、良好な導通性をもって直列につなが
っている。またメモリトランジスタＴ、の両側の２つの
選択トランジスタＴ２は、そのゲート電極（上部ゲート
電極）Ｇ２が共通の電極であるため、同時にオン。

オフ動作するようになっている。

第２図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第２図（ａ）に示すように、基板１上に、ソース
、ドレイン電極Ｓ、Ｄおよびそのライン部と、その上の
オーミックコンタクト層２とを形成する。このソース、
ドレイン電極Ｓ、Ｄとそのライン部およびオーミックコ
ンタクト層２は、基板１上にクロム等の金属とｎ型アモ
ルファス・シリコンとをそれぞれ２５０人ずつの厚さに
順次堆積させ、このｎ型アモルファス・シリコン層とこ
の金属膜とをソース、ドレイン電極Ｓ、Ｄおよびそのラ
イン部の形状にパターニングする方法で形成する。

次に、第２図（ｂ）に示すように、基板１上に、両側部
がソース、ドレイン電極Ｓ、Ｄの上に重なる半導体層３
を形成する。この半導体層３は、基板１上にｉ型アモル
ファス・シリコンを１０００人の厚さに堆積させ、この
ｉ型アモルファスφシリコン層をパターニングする方法
で形成する。

次に、第２図（ｃ）に示すように、基板１上に、メモリ
トランジスタ用ゲート絶縁膜４となるメモリ膜（電荷蓄
積機能をもつ窒化シリコン膜）４ａと耐圧膜（電荷蓄積
機能のない窒化シリコン膜）４ｂとを１００人、９００
人の厚さに堆積させ、さらにその上にクロム等の下部ゲ
ート電極用金属膜Ｍを５００人の厚さに堆積させる。

次に、第２図（ｄ）に示すように、前記金属膜Ｍと、メ
モリ膜４ａと耐圧膜４ｂとからなるメモリトランジスタ
用ゲート絶縁膜４とを、半導体層３の中央部に対応する
形状にパターニングして、前記金属膜Ｍからなる下部ゲ
ート電極Ｇ１およびそのライン部と、これと同一形状の
メモリトランジスタ用ゲート絶縁膜４を完成する。

次に、第２図（ｅ）に示すように、前記下部ゲート電極
Ｇ１および半導体層３の上に、基板１の全面にわたって
、選択トランジスタ用ゲート絶縁膜（電荷蓄積機能のな
い窒化シリコン膜）５を２０００人の厚さに堆積させ、
次いでこの選択トランジスタ用ゲート絶縁膜５の上に、
クロム等の金属を１０００人の厚さに堆積させてこの金
属膜をパタニングする方法で上部ゲート電極Ｇ２とその
ライン部を形成して、前述した薄膜トランジスタメモリ
を完成する。

すなわち、この実施例の薄膜トランジスタメモリは、１
つの薄膜トランジスタに、半導体層３の少なくともソー
ス、ドレイン電極Ｓ、Ｄ間の領域全体に対向する上部ゲ
ート電極Ｇ２と、この上部ゲート電極Ｇ２と半導体層３
との間に設けられて前記半導体層３の中央部に対向する
下部ゲート電極Ｇ１との２つのゲート電極を設けるとと
もに、前記下部ゲート電極Ｇ１は、半導体層３の中央部
の上に設けた、この半導体層３との界面部分に電荷蓄積
機能をもつメモリトランジスタ用ゲート絶縁膜４の上に
これと同一形状に形成し、上部ゲート電極Ｇ２は、前記
下部ゲート電極Ｇ、を覆って半導体層３の上に積層した
電荷蓄積機能のない選択トランジスタ用ゲート絶縁膜５
の上に形成することにより、１つの薄膜トランジスタの
中に、前記半導体層３とソース、ドレイン電極Ｓ、Ｄと
を共用するメモリトランジスタＴ１と選択トランジスタ
Ｔ２とを半導体層３において直列に接続した状態で形成
したものである。

この薄膜トランジスタメモリによれば、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴ１と、このメモ
リトランジスタＴ、の両側に位置する２つの選択トラン
ジスタＴ２とを形成しているから、メモリトランジスタ
Ｔ１と選択トランジスタＴ２とで構成されるトランジス
タメモリの面積を小さくして集積度を上げることができ
る。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層３のうち、下部ゲート電極Ｇ。

が対向している部分がメモリトランジスタＴ１のチャン
ネル領域Ｃ１となり、前記下部ゲート電極Ｇｌは対向せ
ず上部ゲート電極Ｇ２のみが対向している部分が選択ト
ランジスタＴ２のチャンネル領域Ｃ２となるから、上部
ゲート電極Ｇ２へのゲート電圧の印加により選択トラン
ジスタＴ２を動作させ、下部ゲート電極Ｇ１へのゲート
電圧の印加によりメモリトランジスタＴ１を動作させる
ことができる。また、選択トランジスタＴ２のゲート電
極である上部ゲート電極Ｇ２をメモリトランジスタＴ１
のゲート電極である下部ゲート電極Ｇ、にラップさせて
形成しているため、前記メモリトランジスタＴ１のチャ
ンネル領域Ｃ１と選択トランジスタＴ２のチャンネル領
域Ｃ２とは、前記下部ゲート電極Ｇ１の側縁に対応する
部分において互いにつながった状態で形成されるから、
メモリトランジスタＴ１と選択トランジスタＴ２との間
の導通性も良好である。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタＴ、のゲート電極である下部ゲート電極Ｇ１が
、選択トランジスタＴ２のゲート電極である下部ゲート
電極Ｇ２から半導体層３に印加されるゲート電圧を遮蔽
する電極としても作用するため、前記上部ゲート電極Ｇ
２に印加されるゲート電圧の影響でメモリトランジスタ
Ｔ１が誤動作することはないから、１つの薄膜トランジ
スタの中にメモリトランジスタＴ１と選択トランジスタ
Ｔ２とを形成したものでありながら、前記メモリトラン
ジスタＴ１を正常に動作させて安定した書込み、消去、
読出しを行なうことができる。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

すなわち、第３図は前記薄膜トランジスタメモリの等価
回路図であり、（ａ）は書込み時、（ｂ）は消去時、（
ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第３図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極（上部ゲート電極）Ｇ２にオン電圧Ｖ。Ｎ
を印加し、メモリトランジスタＴ、のゲート電極（下部
ゲート電極）Ｇ１に書込み電圧＋ｖＰを印加する。この
ような電圧を印加すると、２つの選択トランジスタＴ２
が同時にオンし、メモリトランジスタＴ１のゲート電極
Ｇ、と半導体層３との間にかかる書込み電圧＋ｖＰによ
り半導体層３からメモリトランジスタ用ゲート絶縁膜４
に電荷が注入されて、この電荷がメモリトランジスタ用
ゲート絶縁膜４のの半導体層３との界面（メモリ膜４ｍ
）にトラップされ、メモリトランジスタＴ、が書込み状
態（オフ状！りになる。

また消去時は、第３図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２のゲート電極Ｇ２にオン電圧Ｖ
ＯＮを印加し、メモリトランジスタＴ１のゲート電極Ｇ
１に、書込み電圧＋■。

とは逆電位の消去電圧−ｖＰを印加する。このような電
圧を印加すると、２つの選択トランジスタＴ２が同時に
オンし、メモリトランジスタＴ１のゲート電極Ｇ１と半
導体層３との間にかかる消去電圧−ｖＰによりメモリ性
絶縁膜４にトラップされている電荷が半導体層３に放出
されて、メモリトランジスタＴ、が消去状態（オン状態
）となる。

一方、読出し時は、第３図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ１とソース電極Ｓを接
地（ＧＮＤ）するとともに、選択トランジスタＴ２のゲ
ート電極Ｇ２にオン電圧ＶＯＮを印加し、ドレイン電極
りに読出し電圧ＶＤを印加する。このような電圧を印加
すると、メモリトランジスタＴ１が消去状態（オン状態
）であれば、２つの選択トランジスタＴ２のオンよって
ドレイン電極りからソース電極Ｓに電流が流れ、またメ
モリトランジスタＴ１が書込み状！！（オフ状！りであ
れば、選択トランジスタＴ２がオンしても前記電流は流
れないため、ソース電極Ｓからそのライン部に流れる電
流の有無に応じた読出しデータが出力される。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１と２つの選択トランジスタＴ２
を備えたものであるが、本発明は、１つのメモリトラン
ジスタＴ１と１つの選択トランジスタＴ２を備えた薄膜
トランジスタメモリにも適用できる。

第４図および第５図は本発明の第２の実施例を示してお
り、第４図は薄膜トランジスタメモリの断面図、第５図
はその等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリ膜４ａ
と耐圧膜４ｂとからなるメモリトランジスタ用ゲート絶
縁膜４を半導体層３のほぼ半分の面積として、このメモ
リトランジスタ用ゲート絶縁膜４を半導体層３の中央か
ら一半分の領域に対向させて形成するとともに、メモリ
トランジスタＴ、のゲート電極である下部ゲート電極Ｇ
１を前記メモリトランジスタ用ゲート絶縁膜４の上にこ
れと同一形状に形成したものである。すなわち、この実
施例の薄膜トランジスタメモリは、その−半分をメモリ
トランジスタＴ１とし、他半分を選択トランジスタＴ２
としたものである。なお、この実施例の薄膜トランジス
タメモリは、選択トランジスタＴ２を１つとしただけで
、基本的な構成は前記第１の実施例と変わらないから、
詳細な構造の説明は図に同符号を付して省略する。また
、この実施例の薄膜トランジスタメモリは、前述した製
造方法と同様な方法で製造できるし、またその書込み、
消去、読出しも、前記第１の実施例の薄膜トランジスタ
メモリと同様にして行なうことができる。

なお、この実施例では、上部ゲート電極Ｇ２を前記第１
の実施例と同じ面積に形成しているが、この上部ゲート
電極Ｇ２の有効部分は下部ゲート電極Ｇ１とラップして
いない部分であるから、この上部ゲート電極Ｇ２の下部
ゲート電極Ｇ、とラップする部分は、下部ゲート電極Ｇ
１より小さい面積としてもよく、その場合も、上部ゲー
ト電極Ｇ２の下部ゲート電極Ｇ１側の側縁を僅かでも下
部ゲート電極Ｇ１とラップさせておけば、メモリトラン
ジスタＴ、のチャンネル領域Ｃ１と選択トランジスタＴ
２のチャンネル領域Ｃ２とが互いにつながった状態で形
成されるから、メモリトランジスタＴ１と選択トランジ
スタＴ２との間の導通性を確保することができる。

また、前記実施例では、メモリトランジスタ用ゲート絶
縁膜４を、メモリ膜４ａと耐圧膜４ｂとの二層膜として
％＞るが、このメモリトランジスタ用ゲート絶縁膜４は
、少なくとも半導体層３との界面部分に電荷蓄積機能を
もち、かつ十分な耐圧性をもっていればよいから、この
メモリトランジスタ用ゲート絶縁膜４は、その全体が電
荷蓄積機能をもつ窒化シリコン等からなる単層膜として
もよい。

さらに、前記実施例では、半導体層３およびオーミック
コンタクト層２をアモルファス・シリコンで形成してい
るが、この半導体層３とオーミックコンタクト層２はポ
リ・シリコン（ｐｏｌｙ−３ｉ）で形成してもよく、こ
のように半導体層３とオーミックコンタクト層２をポリ
・シリコンで形成すれば、メモリトランジスタＴ１およ
び選択トランジスタＴ２の動作速度を速くすることがで
きる。

〔発明の効果〕

本発明の薄膜トランジスタメモリによれば、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成しているから、メモリトランジスタと選択
トランジスタとで構成されるトランジスタメモリの面積
を小さくして集積度を上げることができる。また、この
薄膜トランジスタメモリにおいては、前記半導体層のう
ち、下部ゲート電極が対向している部分がメモリトラン
ジスタのチャンネール領域となり、前記下部ゲート電極
は対向せず上部ゲート電極のみが対向している部分が選
択トランジスタのチャンネル領域となるため、上部ゲー
ト電極へのゲート電圧の印加により選択トランジスタを
動作させ、下部ゲート電極へのゲート電圧の印加により
メモリトランジスタを動作させることができるし、また
、前記メモリトランジスタのチャンネル領域と選択トラ
ンジスタのチャンネル領域とは、前記上部ゲート電極の
側縁に対応する部分において互いにつながった状態で形
成されるから、メモリトランジスタと選択トランジスタ
との間の導通性も良好である。しかも、この薄膜トラン
ジスタメモリでは、メモリトランジスタのゲート電極で
ある下部ゲート電極が、選択トランジスタのゲート電極
である上部ゲート電極から半導体層に印加されるゲート
電圧を遮蔽する電極としても作用するため、上部ゲート
電極に印加されるゲート電圧の影響でメモリトランジス
タが誤動作することはないから、１つの薄膜トランジス
タの中にメモリトランジスタと選択トランジスタとを形
成したものでありながら、前記メモリトランジスタを正
常に動作させて安定した書込み、消去、読出しを行なう
ことができる。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁性基板上にソース、ドレイン電極および半導体層を
形成した後、その上に電荷蓄積機能をもつメモリトラン
ジスタ用ゲート絶縁膜と下部ゲート電極用金属膜とを順
次堆積させてこの金属膜およびメモリトランジスタ用ゲ
ート絶縁膜を半導体層の一部分に対応する形状にパター
ニングすることにより、メモリトランジスタを構成する
メモリトランジスタ用ゲート絶縁膜と下部ゲート電極と
を同時に形成し、この後、前記下部ゲート電極および半
導体層の上に電荷蓄積機能のない選択トランジスタ用ゲ
ート絶縁膜を堆積させてその上に上部ゲート電極を形成
するものであるから、前記本発明の薄膜トランジスタメ
モリを容易に製造することができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図、第２図は
薄膜トランジスタメモリの製造工程図、第３図は薄膜ト
ランジスタメモリの等価回路図である。第４図および第
５図は本発明の第２の実施例を示す薄膜トランジスタメ
モリの断面図および等価回路図である。 １・・・基板、Ｓ・・・ソース電極、Ｄ・・・ドレイン
電極、２・・・オーミックコンタクト層、３・・・半導
体層、４・・・メモリトランジスタ用ゲート絶縁膜、４
ａ・・・メモリ膜、４ｂ・・・耐圧膜、Ｇ１・・・下部
ゲート電極、５・・・選択トランジスタ用ゲート絶縁膜
、Ｇ２・・・上部ゲート電極、Ｔ、・・・メモリトラン
ジスタ、Ｃ１・・・チャンネル領域、Ｔ２・・・選択ト
ランジスタ、Ｃ２・・・チャンネル領域。

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板上に形成されたソース、ドレイン電極
   と、両側部を前記ソース、ドレイン電極の上に重ねて前
   記基板上に形成された半導体層と、この半導体層の一部
   分の上に形成された少なくとも前記半導体層との界面部
   分に電荷蓄積機能をもつメモリトランジスタ用ゲート絶
   縁膜と、このメモリトランジスタ用ゲート絶縁膜の上に
   これと同一形状に形成された下部ゲート電極と、この下
   部ゲート電極および前記半導体層を覆う電荷蓄積機能の
   ない選択トランジスタ用ゲート絶縁膜と、この選択トラ
   ンジスタ用ゲート絶縁膜の上に前記半導体層の少なくと
   もソース、ドレイン電極間の領域全体に対向させて形成
   された上部ゲート電極とを備え、 前記ソース、ドレイン電極と前記半導体層と前記メモリ
   トランジスタ用ゲート絶縁膜と下部ゲート電極とでメモ
   リトランジスタを構成し、 前記ソース、ドレイン電極と前記半導体層と前記選択ト
   ランジスタ用ゲート絶縁膜と前記上部ゲート電極とで選
   択トランジスタを構成したことを特徴とする薄膜トラン
   ジスタメモリ。
2. （２）絶縁性基板上にソース、ドレイン電極を形成する
   工程と、 前記基板上に両側部が前記ソース、ドレイン電極の上に
   重なる半導体層を形成する工程と、前記基板上に、少な
   くとも前記半導体層との界面部分に電荷蓄積機能をもつ
   メモリトランジスタ用ゲート絶縁膜と下部ゲート電極用
   金属膜とを順次堆積させ、前記金属膜とメモリトランジ
   スタ用ゲート絶縁膜とを前記半導体層の一部分に対応す
   る形状にパターニングする工程と、 前記下部ゲート電極および前記半導体層の上に電荷蓄積
   機能のない選択トランジスタ用ゲート絶縁膜を堆積させ
   る工程と、 前記選択トランジスタ用ゲート絶縁膜の上に前記半導体
   層の少なくともソース、ドレイン電極間の領域全体に対
   向する上部ゲート電極を形成する工程と、 からなることを特徴とする薄膜トランジスタメモリの製
   造方法。