JPH036048Y2

JPH036048Y2 -

Info

Publication number: JPH036048Y2
Application number: JP4206884U
Authority: JP
Priority date: 1984-03-23
Filing date: 1984-03-23
Publication date: 1991-02-15
Also published as: JPS60155243U

Description

【考案の詳細な説明】〔技術分野〕この考案は多重伝送用中継器チエツカに関する
ものである。

〔背景技術〕

一般的な多重伝送制御システムは、第１図に示
すように、１台の受信機RCと例えば８台の中継
器（各々アドレスとして１から８まで割り当てら
れている）TC₁〜TC₈とを伝送線Ｌで連絡し、各
中継器TC₁〜TC₈に負荷（図示せず）をそれぞれ
接続している。

そして、受信機RCが中継器TC₁〜TC₈を介し
て端末器を制御するとともに、端末器の制御状態
を監視するようになつている。具体的には受信機
RCが制御すべき端末器が接続された中継器、例
えばTC₁のアドレスデータ１と端末器の制御デー
タを伝送線Ｌに送り出す。各中継器TC₁〜TC₈
は、伝送線Ｌに送り出されたアドレスデータおよ
び制御データを取り込むようになつており、取り
込んだアドレスデータと自己のアドレスデータと
を比較し、それらが一致したとき（自己のアドレ
スデータが指定されたとき）に取り込んだ制御デ
ータに基づいて端末器を制御するようになつてい
る。この場合、アドレスデータが１であるため、
中継器TC₁が制御データに基づいて端末器の制御
状態を切替え、それ以外の中継器TC₂〜TC₈は制
御状態の切替えを行わない。

また、このときに自己のアドレスが指定された
中継器TC₁は、制御データを取り込むタイミング
と同じタイミングで監視データを伝送線Ｌに送り
出し、受信機RCは、この監視データを制御デー
タを送るタイミングと同じタイミングで取り込
み、端末器の制御状態を監視する。この監視デー
タは一つ前に送られた制御データに対してのもの
である。

通常、この多重伝送制御システムは、前の制御
サイクルと後の監視サイクルの２サイクル動作を
し、制御サイクルではアドレス１〜８の中継器
TC₁〜TC₈に対して各々制御データを送り、監視
サイクルではアドレス１〜８の中継器TC₁〜TC₈
の監視データを取り込み、制御サイクルでは監視
データを取り込まず、監視サイクルでは制御デー
タを送らないようになつている。

このような多重伝送制御システムにおいて用い
られる中継器は、第２図のように構成される。こ
の中継器は３制御３監視型のものを示し、受信機
RCに対し６本の伝送線L₁〜L₆で接続されてい
る。６本の内分けは、電源電圧＋12Vを供給する
電源ラインL₁およびGND（グラウンド）ライン
L₂、送信信号（アドレスデータ＋制御データ）
DPを送る返信信号ラインL₃、返信信号（監視デ
ータ）RDを送る返信信号ラインL₄、副同期信号
CP₁を送る副同期信号ラインL₅、主同期信号CP₂
を送る主同期信号ラインL₆である。副同期信号
CP₁、主同期信号CP₂、送信信号DPおよび返信信
号RDは第３図のようなタイミングで伝送され
る。主同期信号CP₂は、周期1KHz、ハイレベル
（電源電圧）時間0.3msecで常時受信器RCより送
り出されている。副同期信号CP₁は、主同期信号
CP₂と同じパルスで位相が180度進んで送信され、
主同期信号CP₂の第１番目から第12番目までのパ
ルスにそれぞれ対応して送信され、第13番目から
第16番目のパルスの対応する周期の４パルスは空
きパルスとなり、この４パルスの空きパルスによ
つて各中継器TC₁〜TC₈が信号送受信のスタート
情報を検出するようになつている。送信信号DP
は、第１ビツトから第８ビツトまでのアドレスデ
ータと第９ビツトから第12ビツトまでの制御デー
タとからなり、これらのデータは、主同期信号
CP₂の第１番目から第12番目のパルスと同じタイ
ミングで順次送られる。返信信号RDは、主同期
信号CP₂の第９番目から第12番目までのパルスと
同じタイミングで送られる。

この中継器は、電源回路E₁によつて各回路部
に給電するようになつている。そして受信機RC
から送られる主同期信号CP₂（第４図Ｂ）および
副同期手段CP₁（第４図Ａ）に基づき、タイミン
グ発生回路TA₁が各種タイミングパルズを発生
する。

このタイミング発生回路TA₁は、主同期信号
CP₂の第１番目から第12番目までのパルスと同じ
タイミングで12個のパルスからなる読み込み信号
A₃（第４図Ｄ）を発生し、この読み込み信号A₃を
シフトレジスタSR₁のクロツク入力端CKに加え
る。それにより、シフトレジスタSR₁は受信機
RCから送られる送信信号DP（アドレスデータ＋
制御データ：第４図Ｃ）を順次シフトしながら読
み込むことになる。

このシフトレジスタSR₁が読み込み信号A₃（第
５図Ａ）によつて送信信号DPを読み込んでいる
途中、具体的には、読み込み信号A₃として８個
のパルスを出力して、送信信号DPのうち８ビツ
トのアドレスデータがシフトレジスタSR₁に読み
込まれ、シフトレジスタSR₁の出力端Q₁〜Q₈か
らアドレスデータが並列に出力されている状態に
おいて、すなわち、主同期信号CP₂の第８番目と
第９番目のパルスの間にある副同期信号CP₁のパ
ルスと同じタイミングでタイミング発生回路
TA₁がアドレス一致タイミング判別信号A₄（第５
図Ｂ）を発生し、アドレス一致検出回路ADへ送
る。

アドレス一致検出回路ADは、アドレス一致タ
イミング判別信号A₄により、シフトレジスタSR₁
の出力端Q₁〜Q₈より出力されるアドレスデータ
と８個のアドレス設定スイツチ群SW₁によつて設
定された自己アドレスとを比較判別し、両アドレ
スが一致したときに出力端Ｑにアドレス一致信号
を発生し、これを出力回路DRに加える。

また、上記アドレス一致信号発生後も、シフト
レジスタSR₁は送信信号DPの読み込みを続け、
主同期信号CP₂の第９番目ないし第12番目のパル
スと同じタイミングでタイミング発生回路TA₁
が出力タイミングパルスA₆，A₇，A₈（第５図Ｆ，
Ｇ，Ｈ）をそれぞれ発生し、これを出力回路DR
に加える。

出力回路DRはアドレス一致信号が入力された
状態において、出力タイミングパルスA₆，A₇，
A₈が加えられたときに、シフトレジスタSR₁の出
力端Q₁〜Q₃から出力されてデータ入力端D₁〜D₃
に入力される制御データを出力端Q₁〜Q₃より出
力し、遅延回路DL₁〜DL₃を介してリレーRY₁〜
RY₃を制御する。

また、タイミング発生回路TA₁は、主同期信
号CP₂の第12番目と第13番目のパルスの間の副同
期信号CP₁のパルスと同じタイミングでリセツト
信号A₅（第５図Ｅ）を発生し、これをアドレス一
致検出回路ADに加える。これにより、アドレス
一致検出回路ADはアドレス一致信号の出力を停
止する。

また、タイミング発生回路TA₁は、主同期信
号CP₂第８番目と第９番目のパルスの間の副同期
信号CP₁のパルスと同じタイミングで立上がる読
み込み信号A₂（第５図Ｄ）を発生し、シフトレジ
スタSR₂に加える。シフトレジスタSR₂は入力端
P₁〜P₄に加えられる３ビツトの監視データを読
み込む。この監視データはホトカプラPC₁〜PC₃
を介して入力される。

この後、タイミング発生回路TA₁は、主同期
信号CP₂の第９番目から第12番目までのパルスと
同じタイミングで送り出しタイミング信号A₁（第
５図Ｃ）を発生して監視データを順次シフトしな
がら出力端Ｑより返信信号RDとして送り出す。

なお、返信信号RDは、アドレス指定があつた
ときのみ発信されるものであり、回路図には示し
ていないが、例えばアドレス一致信号が出力され
たときのみ監視データが発生するように構成した
り、あるいは送り出しタイミング信号A₁をアド
レス一致信号発生時のみ発生させるようにするこ
とで実現できる。

アドレス一致検出回路ADは、具体的には第６
図に示すような回路で実現される。第６図におい
てエクスクルーシブオア回路EX₁〜EX₈とアンド
回路AN₁はアドレスデータD₁〜D₈と自己アドレ
スD₁′〜D₈′とをそれぞれ個別に比較し、すべてが
一致したときにアンド回路AN₁の出力が高レベ
ルとなり、このアンド回路AN₁の出力をＤフリ
ツプフロツプFF₁がアドレス一致タイミング判別
信号A₄に応答して保持し、リセツト信号A₅によ
りＤフリツプフロツプFF₁がリセツトされるよう
になつている。

出力回路DRは、具体的には第７図に示すよう
な回路で実現される。第７図において、アンド回
路AN₂〜AN₄は、アドレス一致信号が出力され
たときに開いて制御データD₁〜D₃を通し、アン
ド回路AN₅〜AN₇は、出力タイミングパルスA₆，
A₇，A₈が出力されたときに開いて制御データD₁
〜D₃を通すようにしている。

このような多重伝送制御システムは、現場で施
工されるが、その工事中には、信号線、電源線等
の幹線の配線および中継器に接続されるセンサ、
ダンバ等への配線が正しく行われていなくて中継
器トラブルが発生する場合と、中継器自体の不良
によるトラブルが発生する場合との二つが起こる
おそれがある。

このようなトラブルに対して、その原因を早く
判別してトラブルに対処するために中継器を個別
にチエツクできるチエツカが要望されていた。

〔考案の目的〕

この考案は、中継器を個別にチエツカすること
ができる多重伝送用中継器チエツカを提供するこ
とを目的とする。

〔考案の開示〕

この考案の多重伝送用中継器チエツカは、電源
電圧と、周期的なパルスからなる主同期信号およ
びこの主同期信号より180度位相が進みアドレス
データおよび制御データのビツト数分の周期の間
パルスを発生しその後の一定数の周期の間パルス
発生を中止する副同期信号と、前記アドレスデー
タおよび制御データからなる送信信号とが受信機
より送られ、前記アドレスデータと自己アドレス
とが一致したときに前記制御データに応じて端末
器を制御し、前記端末器の制御状態の監視データ
からなる返信信号を前記制御データと同じタイミ
ングで前記受信機へ送る中継器をチエツクするた
めの多重伝送用中継器チエツカであつて、チエツクすべき中継器のアドレスデータを設定
するアドレスデータ設定スイツチと、前記制御データを設定する制御データ設定スイ
ツチと、送信開始スイツチと、前記中継器に対する電源電圧を発生する電源回
路と、前記主同期信号および副同期信号を発生し、前
記送信開始スイツチの操作による信号と前記副同
期信号とに基づいて前記アドレスデータおよび制
御データの先頭ビツトに対応した前記主同期信号
のパルスの半周期前の前記副同期信号のパルスと
同じタイミングで立ち上がる読み込みタイミング
信号を発生し、前記アドレスデータおよび制御デ
ータの各ビツトにそれぞれ対応した前記主同期信
号のパルスの半周期前の前記副同期信号の各パル
スのタイミングでシフト信号を発生し、前記制御
データに対応した前記主同期信号のパルスの各々
と同じタイミングで読み込み信号を発生し、前記
アドレスデータおよび制御データの最終ビツトに
対応した前記主同期信号のパルスの発生後に前記
読み込みタイミング信号を立ち下げるタイミング
発生回路と、前記読み込みタイミング信号に応答して前記ア
ドレスデータおよび制御データを読み込み、前記
シフト信号に応答して前記アドレスデータおよび
制御データを順次シフトして前記送信信号として
直列に出力する第１のシフトレジスタと、前記中継器から送られる返信信号の監視データ
を前記読み込み信号に応答して順次シフトしなが
ら読み込んで並列に出力する第２のシフトレジス
タと、この第２のシフトレジスタの出力を表示する表
示器と、前記読み込みタイミング信号の立ち下がりを検
出してデータ送信完了検出パルスを発生する立ち
下がり検出回路と、この立ち下がり検出回路から出力されるデータ
送信完了検出パルスを一定時間遅延して前記タイ
ミング発生回路へ前記送信開始スイツチの操作に
よる信号と論理和合成状態で供給する遅延回路
と、リピートスイツチと、前記遅延回路の入力側および出力側のいずれか
一方に介挿されて前記リピートスイツチに応答し
て開閉するゲートとを備える構成にしたことを特徴とする。

以下この考案の実施例を図面に基づいて詳細に
説明する。

この考案の一実施例の多重伝送用中継器チエツ
カを第８図ないし第１４図に基づいて説明する。
この多重伝送用中継器チエツカは、第８図に示す
ように、試験時において、受信機RCに代えて６
本の伝送線L₁〜L₆を介して中継器TC₁〜TC₈に接
続されるものである。６本の内分けは、前記した
とおりである。

この多重伝送用中継器チエツカは、AC100Vの
交流電源ACによつて充電されるバツテリ電源
BTが各回路部に電源電圧を供給するとともに中
継器TC₁〜TC₈に＋12Vの電圧を供給する。

そして、タイミング発生回路TA₂は、常時主
同期信号CP₂（第９図Ｃ）および副同期信号CP₁
（第９図Ｂ）を発生しており、送信開始スイツチ
SW₂を操作すると、スイツチ入力回路SIが送信開
始パルスB₆（第９図Ａ）を発生し、タイミング発
生回路TA₂に加える。タイミング発生回路TA₂
は、送信開始パルスB₆と副同期信号CP₁とをもと
にして、主同期信号CP₂の第１番目のパルスの半
周期前の副同期信号CP₁のパルスと同じタイミン
グで立上がる読み込みタイミング信号B₇（第９図
Ｇ）を発生し、主同期信号CP₂の第１番目のパル
スの半周期前の副同期信号CP₁のパルスから第12
番目のパルスの半周期前の副同期信号CP₁のパル
スまでの各パルスの後縁のタイミングで、シフト
信号B₃（第９図Ｄ）およびゲート制御信号B₄（第
９図Ｅ）を発生する。シフトレジスタSR₃は読み
込みタイミング信号B₇のタイミングでアドレス
データ設定スイツチ群SW₃により設定されたアド
レスデータを読み込み、シフトレジスタSR₄は同
じタイミングで制御データ設定スイツチ群SW₄に
より設定された制御データを読み込み、シフトレ
ジスタSR₃，SR₄はシフト信号B₃によつて読み込
んだアドレスデータおよび制御データを順次シフ
トし、ゲート制御信号B₄で制御されるアンド回
路AN₈を通してゲート制御信号B₄のパルス幅を
有する送信信号DP（第９図Ｆ）を出力する。

また、タイミング発生回路TA₂は、主同期信
号CP₂の第９番目から第12番目までのパルスの
各々と同じタイミングで読み込み信号B₅（第１０
図Ａ）を発生し、シフトレジスタSR₅がこの読み
込み信号B₅に基づいて返信信号RD（第１０図Ｂ）
を順次読み込み、監視データを出力端Q₀〜Q₃に
出力し、これによつて表示素子LED₁〜LED₄が駆
動され、監視データが表示素子LED₁〜LED₄で表
示されることになる。なお、第１０図Ｂの返信信
号RDは破線で示すパルスが出ていないときに２
の制御が完了したことを表す。

そして、第１２図Ａの１組のアドレスデータお
よび制御データの送信が完了すると、第１２図Ｂ
に示すように読み込みタイミング信号B₇が立下
がり、この立下がりを立下がり検出回路DFが検
出して第12図Ｃの立下がりエツジパルス（データ
送信完了検出パルス）を発生し、この立下がりエ
ツジパルスが遅延回路DLによつて一定時間遅延
されたのち、アンドゲートAN₉に入力される。
このアンドゲートAN₉は、リピートスイツチ
SW₅がオンとなつているときに開き、遅延回路
DLからの第１２図Ｄの出力パルスがオアゲート
OR₁を介してタイミング発生回路TA₂に加えられ
ることになり、送信開始パルスが入力されたとき
と同様の動作を一定時間毎に繰り返すことにな
る。上記リピートスイツチSW₅をオフにすれば、
タイミング発生回路TA₂へのパルスが遮断され、
上記動作が終了することになる。

第１３図は立下がり検出回路DFの具体的な回
路構成を示し、IN₁〜IN₃はインバータ、C₁はコ
ンデンサ、R₁は抵抗、DD₁はダイオードである。

第１４図は遅延回路DLの具体的な回路構成を
示し、R₂は抵抗、C₂はコンデンサである。

つぎに、この多重伝送用中継器チエツカの操作
手順の一例について説明する。

アドレス設定スイツチ群SW₃をチエツクすべ
き中継器アドレスの初期値にセツトする。

制御データ設定スイツチ群SW₄をチエツクす
べき制御状態にセツトする。

送信開始スイツチSW₂を押す（制御サイク
ル）。

例えば、中継器アドレスを１、制御を２とす
れば、送信信号DPは第１１図Ａのようになり、
アドレス１の中継器TC₁から返信される返信信
号RDは第１１図Ｃのようになり、このときの
返信信号RDは一つ前の制御状態に対応するも
ので、監視データとはならない。

アドレス設定スイツチ群SW₃の設定データを
順次変更する。このようにすれば、各中継器
TC₁〜TC₈に順次同一の制御データが送られる
ことになる。

送信開始スイツチSW₃を押す（監視サイク
ル）。

このときの送信信号DPは第１１図Ｂのよう
になり、アドレス１の中継器TC₁から返信され
る返信信号RDは第１１図Ｄにようになり、こ
のときの返信信号RDの監視データはにおい
て送信した送信信号DPの制御データに対応し
た結果を示すものであり、における制御デー
タとにおける監視データとを比較すれば、ア
ドレス１の中継器TC₁の制御２の動作がチエツ
クできる。

アドレス設定スイツチ群SW₃または制御デー
タ設定スイツチ群SW₄の設定データを順次変更
する。このようにすれば、各中継器TC₁〜TC₈
の前回の制御データに対応する監視データが順
次得られることになり、前回の制御データと今
回の監視データを比較すればチエツクできる。

また、制御データを順次変更することもで
き、この場合は前回の制御データに対応応する
監視データが今回得られ、今回の制御データに
対応する監視データが次回に得られることにな
る。すなわち、制御データを１サイクル毎の順
次変化（アドレスデータは同じ）させていつた
場合、この制御データに対する動作状態を示す
監視データは１サイクル遅れて得られることに
なり、あるサイクルの制御データとそのつぎの
サイクルの監視データとを比較することにより
チエツクを行うことができる。

なお、アドレスデータと制御データの両方を
変更してもよい。この場合の操作手順はアドレ
スデータ変更のときの手順と制御データ変更の
ときの手順の組合せとなる。

このように構成した結果、各中継器TC₁〜TC₈
の回路のチエツク、中継器渡り線のチエツク、端
末器配線のチエツクを行うことができる。また、
バツテリ電源BTによつて作動し、かつ小型軽量
であるため、持ち運びが容易であり、中継器トラ
ブルの原因解明を迅速に行うことができる。ま
た、送信開始スイツチSW₂を１度押すだけでデー
タの送受信が周期的に繰り返されることになり、
アドレス設定スイツチ群SW₃および制御データ設
定スイツチSW₄の設定を変更するだけでよいので
チエツクのための操作が簡単になる。

なお、上記実施例では、中継器は８台であつた
が、８ビツトのデータの組合せでアドレスを設定
することができるため、最大256のアドレスを設
定でき、また、制御データおよび監視データも最
大８種類設定することができる。

また、上記実施例では、遅延回路DLはアンド
ゲートAN₉の出力側にあつたが、アンドゲート
AN₉の出力側、オアゲートOR₁の出力側のいずれ
に介挿してもよい。また、この考案は、カード式
中継器に有効である。これは、中継器上に発光ダ
イオードであつて、監視入力状態が確認できるた
めである。

〔考案の効果〕

この考案の多重伝送用中継器チエツカによれ
ば、簡単な操作を行うだけで各中継器のトラブル
の解明を迅速に行うことができる。

【図面の簡単な説明】

第１図は従来の多重伝送制御システムの概略
図、第２図はその中継器の回路図、第３図，第４
図および第５図はその各部のタイミング図、第６
図および第７図は中継器の要部具体回路図、第８
図はこの考案の一実施例の多重伝送用中継器チエ
ツカの回路図、第９図，第１０図，第１１図およ
び第１２図はその各部のタイミング図、第１３図
は立下がり検出回路の具体回路図、第１４図は遅
延回路の具体回路図である。 BT……バツテリ電源、SW₂……送信開始スイ
ツチ、TA₂……タイミング発生回路、SR₃，
SR₄，SR₅……シフトレジスタ、SW₃……アドレ
スデータ設定スイツチ、SW₄……制御データ設定
スイツチ、LED₁〜LED₄……表示素子、DF……
立下がり検出回路、DL……遅延回路、SW₅……
リピートスイツチ、AN₅……アンドゲート。

Claims

【実用新案登録請求の範囲】電源電圧と、周期的なパルスからなる主同期信
号およびこの主同期信号より180度位相が進みア
ドレスデータおよび制御データのビツト数分の周
期の間パルスを発生しその後の一定数の周期の間
パルス発生を中止する副同期信号と、前記アドレ
スデータおよび制御データからなる送信信号とが
受信機より送られ、前記アドレスデータと自己ア
ドレスとが一致したときに前記制御データに応じ
て端末器を制御し、前記端末器の制御状態の監視
データからなる返信信号を前記制御データと同じ
タイミングで前記受信機へ送る中継器をチエツク
するための多重伝送用中継器チエツカであつて、チエツクすべき中継器のアドレスデータを設定
するアドレスデータ設定スイツチと、前記制御データを設定する制御データ設定スイ
ツチと、送信開始スイツチと、前記中継器に対する電源電圧を発生する電源回
路と、前記主同期信号および副同期信号を発生し、前
記送信開始スイツチの操作による信号と前記副同
期信号とに基づいて前記アドレスデータおよび制
御データの先頭ビツトに対応した前記主同期信号
のパルスの半周期前の前記副同期信号のパルスと
同じタイミングで立ち上がる読み込みタイミング
信号を発生し、前記アドレスデータおよび制御デ
ータの各ビツトにそれぞれ対応した前記主同期信
号のパルスの半周期前の前記副同期信号の各パル
スのタイミングでシフト信号を発生し、前記制御
データに対応した前記主同期信号のパルスの各々
と同じタイミングで読み込み信号を発生し、前記
アドレスデータおよび制御データの最終ビツトに
対応した前記主同期信号のパルスの発生後に前記
読み込みタイミング信号を立ち下げるタイミング
発生回路と、前記読み込みタイミング信号に応答して前記ア
ドレスデータおよび制御データを読み込み、前記
シフト信号に応答して前記アドレスデータおよび
制御データを順次シフトして前記送信信号として
直列に出力する第１のシフトレジスタと、前記中継器から送られる返信信号の監視データ
を前記読み込み信号に応答して順次シフトしなが
ら読み込んで並列に出力する第２のシフトレジス
タと、この第２のシフトレジスタの出力を表示する表
示器と、前記読み込みタイミング信号の立ち下がりを検
出してデータ送信完了検出パルスを発生する立ち
下がり検出回路と、この立ち下がり検出回路から出力されるデータ
送信完了検出パルスを一定時間遅延して前記タイ
ミング発生回路へ前記送信開始スイツチの操作に
よる信号と論理和合成状態で供給する遅延回路
と、リピートスイツチと、前記遅延回路の入力側および出力側のいずれか
一方に介挿されて前記リピートスイツチに応答し
て開閉するゲートとを備えた多重伝送用中継器チエツカ。