JPH0657009B2 - 多重伝送用中継器チェッカ - Google Patents
多重伝送用中継器チェッカInfo
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- JPH0657009B2 JPH0657009B2 JP59033494A JP3349484A JPH0657009B2 JP H0657009 B2 JPH0657009 B2 JP H0657009B2 JP 59033494 A JP59033494 A JP 59033494A JP 3349484 A JP3349484 A JP 3349484A JP H0657009 B2 JPH0657009 B2 JP H0657009B2
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- JP
- Japan
- Prior art keywords
- signal
- data
- timing
- pulse
- repeater
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は多重伝送用中継器チェッカに関するものであ
る。
る。
一般的な多重伝送制御システムは、第１図に示すよう
に、１台の受信機ＲＣと例えば８台の中継器（各々アド
レスとして１から８がそれぞれ割り当てられている）Ｔ
Ｃ1〜ＴＣ8とを伝送線Ｌで連絡し、各中継器ＴＣ1〜Ｔ
Ｃ8に負荷（図示せず）をそれぞれ接続している。
に、１台の受信機ＲＣと例えば８台の中継器（各々アド
レスとして１から８がそれぞれ割り当てられている）Ｔ
Ｃ1〜ＴＣ8とを伝送線Ｌで連絡し、各中継器ＴＣ1〜Ｔ
Ｃ8に負荷（図示せず）をそれぞれ接続している。
そして、受信機ＲＣが中継器ＴＣ1〜ＴＣ8を介して端末
器を制御するとともに、端末器の制御状態を監視するよ
うになっている。具体的には、受信機ＲＣが制御すべき
端末器が接続された中継器、例えばＴＣ1のアドレスデ
ータ１と端末器の制御データを伝送線Ｌに送り出す。各
中継器ＴＣ1〜ＴＣ8は、伝送線Ｌに送り出されたアドレ
スデータおよび制御データを取り込むようになってお
り、取り込んだアドレスデータと自己のアドレスとを比
較し、それらが一致したとき（自己のアドレスが指定さ
れたとき）に取り込んだ制御データにもとづいて端末器
を制御するようになっている。この場合、アドレスデー
タが１であるため、中継器ＴＣ1が制御データにもとづ
いて端末器の制御状態を切替え、それ以外の中継器ＴＣ
1〜ＴＣ8は制御状態の切替えを行わない。
器を制御するとともに、端末器の制御状態を監視するよ
うになっている。具体的には、受信機ＲＣが制御すべき
端末器が接続された中継器、例えばＴＣ1のアドレスデ
ータ１と端末器の制御データを伝送線Ｌに送り出す。各
中継器ＴＣ1〜ＴＣ8は、伝送線Ｌに送り出されたアドレ
スデータおよび制御データを取り込むようになってお
り、取り込んだアドレスデータと自己のアドレスとを比
較し、それらが一致したとき（自己のアドレスが指定さ
れたとき）に取り込んだ制御データにもとづいて端末器
を制御するようになっている。この場合、アドレスデー
タが１であるため、中継器ＴＣ1が制御データにもとづ
いて端末器の制御状態を切替え、それ以外の中継器ＴＣ
1〜ＴＣ8は制御状態の切替えを行わない。
また、このときに自己のアドレスが指定された中継器Ｔ
Ｃ1は、制御データを取り込むタイミングと同じタイミ
ングで監視データを伝送線Ｌに送り出し、受信機ＲＣ
は、この監視データを制御データを送るタイミングと同
じタイミングで取り込み、端末器の制御状態を監視す
る。この監視データは一つ前に送られた制御データに対
してのものである。
Ｃ1は、制御データを取り込むタイミングと同じタイミ
ングで監視データを伝送線Ｌに送り出し、受信機ＲＣ
は、この監視データを制御データを送るタイミングと同
じタイミングで取り込み、端末器の制御状態を監視す
る。この監視データは一つ前に送られた制御データに対
してのものである。
通常、この多重伝送制御システムは、前の制御サイクル
と後の監視サイクルの２サイクル動作をし、制御サイク
ルではアドレス１〜８の中継器ＴＣ1〜ＴＣ8に対して各
々制御データを送り、監視サイクルではアドレス１〜８
の中継器ＴＣ1〜ＴＣ8の監視データを取り込み、制御サ
イクルでは監視データを取り込まず、監視サイクルでは
制御データを送らないようになっている。
と後の監視サイクルの２サイクル動作をし、制御サイク
ルではアドレス１〜８の中継器ＴＣ1〜ＴＣ8に対して各
々制御データを送り、監視サイクルではアドレス１〜８
の中継器ＴＣ1〜ＴＣ8の監視データを取り込み、制御サ
イクルでは監視データを取り込まず、監視サイクルでは
制御データを送らないようになっている。
このような多重伝送制御システムにおいて用いられる中
継器は、第２図のように構成される。この中継器は３制
御３監視型のものを示し、受信機ＲＣに対し６本の伝送
線Ｌ1〜Ｌ6で接続されている。６本の内分けは、電源電
圧＋１２Ｖを電源ラインＬ1、ＧＮＤ（グラウンドライ
ン）Ｌ2、送信信号（アドレスデータ＋制御データ）Ｄ
Ｐを送る送信信号ラインＬ3、返信信号（監視データ）
ＲＤを送る返信信号ラインＬ4、副同期信号ＣＰ1を送る
副同期信号ラインＬ5、主同期信号ＣＰ2を送る主同期信
号ラインＬ6である。副同期信号ＣＰ1，主同期信号ＣＰ
2，送信信号ＤＰおよび返信信号ＲＤは第３図のような
タイミングで伝送される。主同期信号ＣＰ2は、周期１
ＫHz，ハイレベル（電源電圧）時間0.3ｍｓｅｃで常時
受信機ＲＣより送出されている。副同期信号ＣＰ1は、
主同期信号ＣＰ2と同じパルスで位相が１８０度進んで
送信され、主同期信号ＣＰ2の第１番目から第１２番目
までのパルスにそれぞれ対応して送信され、第１３番目
から第１６番目のパルスの対応する期間の４パルスは空
きパルスとなり、この４パルスの空きパルスによって各
中継器ＴＣ1〜ＴＣ8が信号送受信のスタート情報を検出
するようになっている。送信信号ＤＰは、第１ビットか
ら第８ビットまでのアドレスデータと第９ビットから第
１２ビットまで制御データとからなり、これらのデータ
は、主同期信号ＣＰ2の第１番目から第１２番目のパル
スと同じタイミングで順次送られる。返信信号ＲＤは、
主同期信号ＣＰ2の第９番目のから第１２番目までのパ
ルスと同じタイミングで送られる。
継器は、第２図のように構成される。この中継器は３制
御３監視型のものを示し、受信機ＲＣに対し６本の伝送
線Ｌ1〜Ｌ6で接続されている。６本の内分けは、電源電
圧＋１２Ｖを電源ラインＬ1、ＧＮＤ（グラウンドライ
ン）Ｌ2、送信信号（アドレスデータ＋制御データ）Ｄ
Ｐを送る送信信号ラインＬ3、返信信号（監視データ）
ＲＤを送る返信信号ラインＬ4、副同期信号ＣＰ1を送る
副同期信号ラインＬ5、主同期信号ＣＰ2を送る主同期信
号ラインＬ6である。副同期信号ＣＰ1，主同期信号ＣＰ
2，送信信号ＤＰおよび返信信号ＲＤは第３図のような
タイミングで伝送される。主同期信号ＣＰ2は、周期１
ＫHz，ハイレベル（電源電圧）時間0.3ｍｓｅｃで常時
受信機ＲＣより送出されている。副同期信号ＣＰ1は、
主同期信号ＣＰ2と同じパルスで位相が１８０度進んで
送信され、主同期信号ＣＰ2の第１番目から第１２番目
までのパルスにそれぞれ対応して送信され、第１３番目
から第１６番目のパルスの対応する期間の４パルスは空
きパルスとなり、この４パルスの空きパルスによって各
中継器ＴＣ1〜ＴＣ8が信号送受信のスタート情報を検出
するようになっている。送信信号ＤＰは、第１ビットか
ら第８ビットまでのアドレスデータと第９ビットから第
１２ビットまで制御データとからなり、これらのデータ
は、主同期信号ＣＰ2の第１番目から第１２番目のパル
スと同じタイミングで順次送られる。返信信号ＲＤは、
主同期信号ＣＰ2の第９番目のから第１２番目までのパ
ルスと同じタイミングで送られる。
この中継器は、電源回路Ｅ1によって各回路部に給電す
るようにしている。そして、受信機ＲＣから送られる主
同期信号ＣＰ2（第４図（Ｂ））および副同期信号ＣＰ1
（第４図（Ａ））にもとづき、タイミング発生回路ＴＡ
1が各種タイミングパルスを発生する。
るようにしている。そして、受信機ＲＣから送られる主
同期信号ＣＰ2（第４図（Ｂ））および副同期信号ＣＰ1
（第４図（Ａ））にもとづき、タイミング発生回路ＴＡ
1が各種タイミングパルスを発生する。
このタイミング発生回路ＴＡ1は、主同期信号ＣＰ2の第
１番目から第１２番目までのパルスと同じタイミングで
１２個のパルスからなる読み込み信号Ａ3（第４図
（Ｄ））を発生し、この読み込み信号Ａ3をシフトレジ
スタＳＲ1のクロック入力端ＣＫに加える。それによ
り、シフトレジスタＳＲ1は受信機ＲＣから送られる送
信信号ＤＰ（アドレスデータ＋制御データ：第４図
（Ｃ））を順次シフトしながら読み込むことになる。
１番目から第１２番目までのパルスと同じタイミングで
１２個のパルスからなる読み込み信号Ａ3（第４図
（Ｄ））を発生し、この読み込み信号Ａ3をシフトレジ
スタＳＲ1のクロック入力端ＣＫに加える。それによ
り、シフトレジスタＳＲ1は受信機ＲＣから送られる送
信信号ＤＰ（アドレスデータ＋制御データ：第４図
（Ｃ））を順次シフトしながら読み込むことになる。
このシフトレジスタＳＲ1が読み込み信号Ａ3（第５図
（Ａ））によって送信信号ＤＰを読み込んでいる途中、
具体的には、読み込み信号Ａ3として８個のパルスを出
力して、送信信号ＤＰのうち８ビットのアドレスデータ
がシフトレジスタＳＲ1に読み込まれ、シフトレジスタ
ＳＲ1の出力端Ｑ1〜Ｑ8からアドレスデータが並列に出
力されている状態において、すなわち、主同期信号ＣＰ
2の第８番目と第９番目のパルスの間にある副同期信号
ＣＰ1のパルスと同じタイミングでタイミング発生回路
ＴＡ1がアドレス一致タイミング判別信号Ａ4（第５図
（Ｂ））を発生し、アドレス一致検出回路ＡＤへ送る。
（Ａ））によって送信信号ＤＰを読み込んでいる途中、
具体的には、読み込み信号Ａ3として８個のパルスを出
力して、送信信号ＤＰのうち８ビットのアドレスデータ
がシフトレジスタＳＲ1に読み込まれ、シフトレジスタ
ＳＲ1の出力端Ｑ1〜Ｑ8からアドレスデータが並列に出
力されている状態において、すなわち、主同期信号ＣＰ
2の第８番目と第９番目のパルスの間にある副同期信号
ＣＰ1のパルスと同じタイミングでタイミング発生回路
ＴＡ1がアドレス一致タイミング判別信号Ａ4（第５図
（Ｂ））を発生し、アドレス一致検出回路ＡＤへ送る。
アドレス一致検出回路ＡＤは、アドレス一致タイミング
判別信号Ａ4により、シフトレジスタＳＲ1の出力端Ｑ1
〜Ｑ8より出力されるアドレスデータと８個のアドレス
設定スイッチ群ＳＷ1によって設定された自己アドレス
とを比較判別し、両アドレスが一致したときに出力端Ｑ
にアドレス一致信号を発生し、これを出力回路ＤＲに加
える。
判別信号Ａ4により、シフトレジスタＳＲ1の出力端Ｑ1
〜Ｑ8より出力されるアドレスデータと８個のアドレス
設定スイッチ群ＳＷ1によって設定された自己アドレス
とを比較判別し、両アドレスが一致したときに出力端Ｑ
にアドレス一致信号を発生し、これを出力回路ＤＲに加
える。
また、上記アドレス一致信号発生後も、シフトレジスタ
ＳＲ1は送信信号ＤＰの読み込みをつづけ、主同期信号
ＣＰ2の第９番目ないし第１２番目のパルスと同じタイ
ミングでタイミング発生回路ＴＡ1が出力タイミングパ
ルスＡ6，Ａ7，Ａ8（第５図（Ｆ），（Ｇ），（Ｈ））
をそれぞれ発生し、これを出力回路ＤＲに加える。
ＳＲ1は送信信号ＤＰの読み込みをつづけ、主同期信号
ＣＰ2の第９番目ないし第１２番目のパルスと同じタイ
ミングでタイミング発生回路ＴＡ1が出力タイミングパ
ルスＡ6，Ａ7，Ａ8（第５図（Ｆ），（Ｇ），（Ｈ））
をそれぞれ発生し、これを出力回路ＤＲに加える。
出力回路ＤＲはアドレス一致信号が入力された状態にお
いて、出力タイミングパルスＡ6，Ａ7，Ａ8が加えられ
たときに、シフトレジスタＳＲ1の出力端子Ｑ1〜Ｑ3か
ら出力されてデータ入力端Ｄ1〜Ｄ3に入力される制御デ
ータを出力端Ｑ1〜Ｑ3より出力し、遅延回路ＤＬ1〜Ｄ
Ｌ3を介してリレーＲＹ1〜ＲＹ3を制御する。
いて、出力タイミングパルスＡ6，Ａ7，Ａ8が加えられ
たときに、シフトレジスタＳＲ1の出力端子Ｑ1〜Ｑ3か
ら出力されてデータ入力端Ｄ1〜Ｄ3に入力される制御デ
ータを出力端Ｑ1〜Ｑ3より出力し、遅延回路ＤＬ1〜Ｄ
Ｌ3を介してリレーＲＹ1〜ＲＹ3を制御する。
また、タイミング発生回路ＴＡ1は、主同期信号ＣＰ2の
第１２番目と第１３番目のパルスの間の副同期信号ＣＰ
1のパルスと同じタイミングでリセット信号Ａ5（第５図
（Ｅ））を発生し、これをアドレス一致検出回路ＡＤに
加える。これにより、アドレス一致検出回路ＡＤはアド
レス一致信号の出力を停止する。
第１２番目と第１３番目のパルスの間の副同期信号ＣＰ
1のパルスと同じタイミングでリセット信号Ａ5（第５図
（Ｅ））を発生し、これをアドレス一致検出回路ＡＤに
加える。これにより、アドレス一致検出回路ＡＤはアド
レス一致信号の出力を停止する。
また、タイミング発生回路ＴＡ1は、主同期信号ＣＰ2の
第８番目と第９番目のパルスの間の副同期信号ＣＰ1の
パルスと同じタイミングで立上がる読み込み信号Ａ
2（第５図（Ｄ））を発生し、シフトレジスタＳＲ2に加
える。シフトレジスタＳＲ2は入力端Ｐ1〜Ｐ4に加えら
れる３ビットの監視データを読み込む。この監視データ
はホトカプラＰＣ1〜ＰＣ3を介して入力される。
第８番目と第９番目のパルスの間の副同期信号ＣＰ1の
パルスと同じタイミングで立上がる読み込み信号Ａ
2（第５図（Ｄ））を発生し、シフトレジスタＳＲ2に加
える。シフトレジスタＳＲ2は入力端Ｐ1〜Ｐ4に加えら
れる３ビットの監視データを読み込む。この監視データ
はホトカプラＰＣ1〜ＰＣ3を介して入力される。
この後、タイミング発生回路ＴＡ1は、主同期信号ＣＰ2
の第９番目から第１２番目までのパルスと同じタイミン
グで送り出しタイミング信号Ａ1（第５図（Ｃ））を発
生して監視データを順次シフトしながら出力端Ｑより返
信信号ＲＤとして送り出す。
の第９番目から第１２番目までのパルスと同じタイミン
グで送り出しタイミング信号Ａ1（第５図（Ｃ））を発
生して監視データを順次シフトしながら出力端Ｑより返
信信号ＲＤとして送り出す。
なお、返信信号ＲＤは、アドレス指定があったときのみ
発信されるものであり、回路図には示していないが、例
えばアドレス一致信号が出力されたときのみ監視データ
が発生するように構成したり、あるいは送出タイミング
信号Ａ1をアドレス一致信号発生時のみ発生させるよう
にすることで実現できる。
発信されるものであり、回路図には示していないが、例
えばアドレス一致信号が出力されたときのみ監視データ
が発生するように構成したり、あるいは送出タイミング
信号Ａ1をアドレス一致信号発生時のみ発生させるよう
にすることで実現できる。
アドレス一致検出回路ＡＤは、具体的には第６図に示す
ような回路で実現される。第６図において、エクスクル
ーシブオア回路ＥＸ1〜ＥＸ8とアンド回路ＡＮ1は、ア
ドレスデータ（Ｄ1〜Ｄ8）と自己アドレス（Ｄ1′〜
Ｄ8′）とをそれぞれ個別に比較し、すべてが一致した
ときにアンド回路ＡＮ1の出力が高レベルとなり、この
アンド回路ＡＮ1の出力をＤフリップフロップＦＦ1がア
ドレス一致判別タイミング信号Ａ4に応答して保持し、
リセット信号Ａ5によりＤフリップフロップＦＦ1がリセ
ットされるようになっている。
ような回路で実現される。第６図において、エクスクル
ーシブオア回路ＥＸ1〜ＥＸ8とアンド回路ＡＮ1は、ア
ドレスデータ（Ｄ1〜Ｄ8）と自己アドレス（Ｄ1′〜
Ｄ8′）とをそれぞれ個別に比較し、すべてが一致した
ときにアンド回路ＡＮ1の出力が高レベルとなり、この
アンド回路ＡＮ1の出力をＤフリップフロップＦＦ1がア
ドレス一致判別タイミング信号Ａ4に応答して保持し、
リセット信号Ａ5によりＤフリップフロップＦＦ1がリセ
ットされるようになっている。
出力回路ＤＲは、具体的には第７図に示すような回路で
実現される。第７図において、アンド回路ＡＮ2〜ＡＮ4
はアドレス一致信号が出力されたときに開いて制御デー
タ（Ｄ1〜Ｄ3）を通し、アンド回路ＡＮ5〜ＡＮ7は出力
タイミングパルスＡ6，Ａ7，Ａ8が出力されたときに開
いて制御データ（Ｄ1〜Ｄ3）を通すようにしている。
実現される。第７図において、アンド回路ＡＮ2〜ＡＮ4
はアドレス一致信号が出力されたときに開いて制御デー
タ（Ｄ1〜Ｄ3）を通し、アンド回路ＡＮ5〜ＡＮ7は出力
タイミングパルスＡ6，Ａ7，Ａ8が出力されたときに開
いて制御データ（Ｄ1〜Ｄ3）を通すようにしている。
このような多重伝送制御システムは、現場で施工される
が、その工事中には、信号線，電源線等の幹線の配線お
よび中継器に接続されるセンサ，ダンパ等への配線が正
しく行われていなくて中継器トラブルが発生する場合
と、中継器自体の不良によるトラブルが発生する場合と
の二つが起こるおそれがある。
が、その工事中には、信号線，電源線等の幹線の配線お
よび中継器に接続されるセンサ，ダンパ等への配線が正
しく行われていなくて中継器トラブルが発生する場合
と、中継器自体の不良によるトラブルが発生する場合と
の二つが起こるおそれがある。
このようなトラブルに対して、その原因を早く判別して
トラブルに対処するために中継器を個別にチェックでき
るチェッカが要望されていた。
トラブルに対処するために中継器を個別にチェックでき
るチェッカが要望されていた。
この発明は、中継器を個別にチェックすることができる
多重伝送用中継器チェッカを提供することを目的とす
る。
多重伝送用中継器チェッカを提供することを目的とす
る。
この発明の多重伝送用中継器チェッカは、電源電圧と、
周期的なパルスからなる主同期信号およびこの主同期信
号より１８０度位相が進みアドレスデータおよび制御デ
ータのビット数分の周期の間パルスを発生しその後の一
定数の周期の間パルス発生を中止する副同期信号と、前
記アドレスデータおよび制御データからなる送信信号と
が受信機より送られ、前記アドレスデータと自己アドレ
スとが一致したときに前記制御データに応じて端末器を
制御し、前記端末器の制御状態の監視データからなる返
信信号を前記制御データと同じタイミングで前記受信機
へ送るサイクル動作を繰り返す中継器をチェックするた
めの多重伝送用中継器チェッカであって、 チェックすべき中継器のアドレスデータを設定するアド
レスデータ設定スイッチと、 前記制御データを設定する制御データ設定スイッチと、 送信開始スイッチと、 前記中継器に対する電源電圧を発生する電源回路と、 前記主同期信号および副同期信号を発生し、制御サイク
ルにおける前記送信開始スイッチの操作による信号と前
記副同期信号とに基づいて前記アドレスデータおよび制
御データの先頭ビットに対応した前記主同期信号のパル
スの半周期前の前記副同期信号のパルスと同じタイミン
グで立ち上がる読み込みタイミング信号を発生し、前記
アドレスデータおよび制御データの各ビットにそれぞれ
対応した前記主同期信号のパルスの半周期前の前記副同
期信号の各パルスのタイミングでシフト信号を発生し、
前記制御データに対応した前記主同期信号のパルスの各
々と同じタイミングで読み込み信号を発生し、前記アド
レスデータおよび制御データの最終ビットに対応した前
記主同期信号のパルスの発生後に前記読み込みタイミン
グ信号を立ち下がるタイミング発生回路と、 前記読み込みタイミング信号に応答して前記アドレスデ
ータおよび制御データを読み込み、前記シフト信号に応
答して前記アドレスデータおよび制御データを順次シフ
トして前記送信信号として直列に出力する第１のシフト
レジスタと、 前記中継器から送られる返信信号の監視データを前記読
み込み信号に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタと、 この第２のシフトレジスタの出力を表示する表示器と、 前記読み込みタイミング信号の立ち下がりを検出してデ
ータ送信完了検出パルス信号を発生する微分回路と、 この微分回路から出力されるデータ送信完了検出パルス
信号を前記タイミング発生回路へ前記送信開始スイッチ
の操作による信号と論理和合成状態で供給することによ
り前記タイミング発生回路からつぎの監視サイクルにお
いて読み込みタイミング信号を再度発生させる論理和回
路とを備える構成にしたことを特徴とする。
周期的なパルスからなる主同期信号およびこの主同期信
号より１８０度位相が進みアドレスデータおよび制御デ
ータのビット数分の周期の間パルスを発生しその後の一
定数の周期の間パルス発生を中止する副同期信号と、前
記アドレスデータおよび制御データからなる送信信号と
が受信機より送られ、前記アドレスデータと自己アドレ
スとが一致したときに前記制御データに応じて端末器を
制御し、前記端末器の制御状態の監視データからなる返
信信号を前記制御データと同じタイミングで前記受信機
へ送るサイクル動作を繰り返す中継器をチェックするた
めの多重伝送用中継器チェッカであって、 チェックすべき中継器のアドレスデータを設定するアド
レスデータ設定スイッチと、 前記制御データを設定する制御データ設定スイッチと、 送信開始スイッチと、 前記中継器に対する電源電圧を発生する電源回路と、 前記主同期信号および副同期信号を発生し、制御サイク
ルにおける前記送信開始スイッチの操作による信号と前
記副同期信号とに基づいて前記アドレスデータおよび制
御データの先頭ビットに対応した前記主同期信号のパル
スの半周期前の前記副同期信号のパルスと同じタイミン
グで立ち上がる読み込みタイミング信号を発生し、前記
アドレスデータおよび制御データの各ビットにそれぞれ
対応した前記主同期信号のパルスの半周期前の前記副同
期信号の各パルスのタイミングでシフト信号を発生し、
前記制御データに対応した前記主同期信号のパルスの各
々と同じタイミングで読み込み信号を発生し、前記アド
レスデータおよび制御データの最終ビットに対応した前
記主同期信号のパルスの発生後に前記読み込みタイミン
グ信号を立ち下がるタイミング発生回路と、 前記読み込みタイミング信号に応答して前記アドレスデ
ータおよび制御データを読み込み、前記シフト信号に応
答して前記アドレスデータおよび制御データを順次シフ
トして前記送信信号として直列に出力する第１のシフト
レジスタと、 前記中継器から送られる返信信号の監視データを前記読
み込み信号に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタと、 この第２のシフトレジスタの出力を表示する表示器と、 前記読み込みタイミング信号の立ち下がりを検出してデ
ータ送信完了検出パルス信号を発生する微分回路と、 この微分回路から出力されるデータ送信完了検出パルス
信号を前記タイミング発生回路へ前記送信開始スイッチ
の操作による信号と論理和合成状態で供給することによ
り前記タイミング発生回路からつぎの監視サイクルにお
いて読み込みタイミング信号を再度発生させる論理和回
路とを備える構成にしたことを特徴とする。
以下この発明の実施例を図面にもとづいて詳細に説明す
る。
る。
この発明の一実施例の多重伝送中継器チェッカを第８図
ないし第１１図にもとづいて説明する。この多重伝送用
中継器チェッカは、第８図に示すように、試験時におい
て、受信機ＲＣに代えて６本の伝送線Ｌ1〜Ｌ6を介して
中継器ＴＣ1〜ＴＣ8に接続されるものである。６本の内
分けは、前記したとおりである。
ないし第１１図にもとづいて説明する。この多重伝送用
中継器チェッカは、第８図に示すように、試験時におい
て、受信機ＲＣに代えて６本の伝送線Ｌ1〜Ｌ6を介して
中継器ＴＣ1〜ＴＣ8に接続されるものである。６本の内
分けは、前記したとおりである。
この多重伝送中継器チェッカは、ＡＣ１００Ｖの交流電
源ＡＣによって充電されるバッテリ電源ＢＴが各回路部
に電源電圧を供給するとともに中継器ＴＣ1〜ＴＣ8に＋
１２Ｖの電圧を供給する。
源ＡＣによって充電されるバッテリ電源ＢＴが各回路部
に電源電圧を供給するとともに中継器ＴＣ1〜ＴＣ8に＋
１２Ｖの電圧を供給する。
そして、タイミング発生回路ＴＡ2は、常時主同期信号
ＣＰ2（第９図（Ｃ））と副同期信号ＣＰ1（第９図
（Ｂ））とを発生しており、送信開始スイッチＳＷ2を
押すと、スイッチ入力回路ＳＩが送信開始パルスＢ
6（第９図（Ａ））を発生し、タイミング発生回路ＴＡ2
に加える。タイミング発生回路ＴＡ2は、送信開始パル
スＢ6と副同期信号ＣＰ1とをもとにして主同期信号ＣＰ
2の第１番目のパルスの半周期前の副同期信号ＣＰ1のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号Ｂ7（第９図（Ｇ））と、主同期信号ＣＰ2の第１番目
のパルスの半周期前の副同期信号ＣＰ1のパルスから第
１２番目のパルスの半周期前の副同期信号ＣＰ1のパル
スまでの各パルスの後縁のタイミングでシフト信号Ｂ3
（第９図（Ｄ））およびゲート制御信号Ｂ4（第９図
（Ｅ））を発生する。シフトレジスタＳＲ3は読み込み
タイミング信号Ｂ7のタイミングでアドレスデータ設定
スイッチ群ＳＷ3により設定されたアドレスデータを読
み込み、シフトレジスタＳＲ4は同じタイミングで制御
データ設定スイッチ群ＳＷ4により設定された制御デー
タを読み込み、シフトレジスタＳＲ3，ＳＲ4はシフト信
号Ｂ3によって読み込んだアドレスデータおよび制御デ
ータを順次シフトし、ゲート制御信号Ｂ4で制御される
アンド回路ＡＮ8を通してゲート制御信号Ｂ4のパルス幅
を有する送信信号ＤＰ（第９図（Ｆ））を出力する。
ＣＰ2（第９図（Ｃ））と副同期信号ＣＰ1（第９図
（Ｂ））とを発生しており、送信開始スイッチＳＷ2を
押すと、スイッチ入力回路ＳＩが送信開始パルスＢ
6（第９図（Ａ））を発生し、タイミング発生回路ＴＡ2
に加える。タイミング発生回路ＴＡ2は、送信開始パル
スＢ6と副同期信号ＣＰ1とをもとにして主同期信号ＣＰ
2の第１番目のパルスの半周期前の副同期信号ＣＰ1のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号Ｂ7（第９図（Ｇ））と、主同期信号ＣＰ2の第１番目
のパルスの半周期前の副同期信号ＣＰ1のパルスから第
１２番目のパルスの半周期前の副同期信号ＣＰ1のパル
スまでの各パルスの後縁のタイミングでシフト信号Ｂ3
（第９図（Ｄ））およびゲート制御信号Ｂ4（第９図
（Ｅ））を発生する。シフトレジスタＳＲ3は読み込み
タイミング信号Ｂ7のタイミングでアドレスデータ設定
スイッチ群ＳＷ3により設定されたアドレスデータを読
み込み、シフトレジスタＳＲ4は同じタイミングで制御
データ設定スイッチ群ＳＷ4により設定された制御デー
タを読み込み、シフトレジスタＳＲ3，ＳＲ4はシフト信
号Ｂ3によって読み込んだアドレスデータおよび制御デ
ータを順次シフトし、ゲート制御信号Ｂ4で制御される
アンド回路ＡＮ8を通してゲート制御信号Ｂ4のパルス幅
を有する送信信号ＤＰ（第９図（Ｆ））を出力する。
また、タイミング発生回路ＴＡ2は、主同期信号ＣＰ2の
第９番目から第１２番目までのパルスの各々と同じタイ
ミングで読み込み信号Ｂ5（第１０図（Ａ））を発生
し、シフトレジスタＳＲ5がこの読み込み信号Ｂ5にもと
づいて返信信号ＲＤ（第１０図（Ｂ））を順次読み込
み、監視データを出力端Ｑ0〜Ｑ3に出力し、これによっ
て表示素子ＬＥＤ1〜ＬＥＤ4が駆動され、監視データが
表示素子ＬＥＤ1〜ＬＥＤ4で表示されることになる。な
お、第１０図（Ｂ）の返信信号ＲＤは破線で示すパルス
が出ていないときに２の制御が完了したことを表す。
第９番目から第１２番目までのパルスの各々と同じタイ
ミングで読み込み信号Ｂ5（第１０図（Ａ））を発生
し、シフトレジスタＳＲ5がこの読み込み信号Ｂ5にもと
づいて返信信号ＲＤ（第１０図（Ｂ））を順次読み込
み、監視データを出力端Ｑ0〜Ｑ3に出力し、これによっ
て表示素子ＬＥＤ1〜ＬＥＤ4が駆動され、監視データが
表示素子ＬＥＤ1〜ＬＥＤ4で表示されることになる。な
お、第１０図（Ｂ）の返信信号ＲＤは破線で示すパルス
が出ていないときに２の制御が完了したことを表す。
また、タイミング発生回路ＴＡ2から出力される読み込
みタイミング信号Ｂ7〔第１２図（Ａ）〕は、インバー
タＩＮ1で反転され〔第１２図（Ｂ）の信号Ｂ7′〕、さ
らにこの信号Ｂ7′が微分回路ＤＦで微分され（第１２
図（Ｃ）の微分信号Ｂ7″）、この微分信号Ｂ7″が送信
開始スイッチＳＷ2の操作によるパルス信号とともにオ
ア回路ＯＲ1を介してスイッチ入力回路ＳＩに加えられ
るので、一度送信開始スイッチＳＷ2を操作して制御サ
イクルの動作を行わせると、自動的につぎの監視サイク
ルの動作も行わせることが可能である。
みタイミング信号Ｂ7〔第１２図（Ａ）〕は、インバー
タＩＮ1で反転され〔第１２図（Ｂ）の信号Ｂ7′〕、さ
らにこの信号Ｂ7′が微分回路ＤＦで微分され（第１２
図（Ｃ）の微分信号Ｂ7″）、この微分信号Ｂ7″が送信
開始スイッチＳＷ2の操作によるパルス信号とともにオ
ア回路ＯＲ1を介してスイッチ入力回路ＳＩに加えられ
るので、一度送信開始スイッチＳＷ2を操作して制御サ
イクルの動作を行わせると、自動的につぎの監視サイク
ルの動作も行わせることが可能である。
上記のインバータＩＮ1と微分回路ＤＦとオア回路ＯＲ1
は特許請求の範囲におけるタイミング発生回路より出力
される読み込みタイミング信号の後縁でパルス信号を発
生しこのパルス信号により前記タイミング発生回路から
つぎの監視サイクルに読み込みタイミング信号を再度発
生させるように作用する。
は特許請求の範囲におけるタイミング発生回路より出力
される読み込みタイミング信号の後縁でパルス信号を発
生しこのパルス信号により前記タイミング発生回路から
つぎの監視サイクルに読み込みタイミング信号を再度発
生させるように作用する。
つぎに、この多重伝送中継器チェッカの操作手順につい
て説明する。
て説明する。
アドレス設定スイッチ群ＳＷ3をチェックすべき中継
器アドレスにセットする。
器アドレスにセットする。
制御データ設定スイッチ群ＳＷ4をチェックすべき制
御状態にセットする。
御状態にセットする。
送信開始スイッチＳＷ2を押す（制御サイクル）。例
えば、中継器アドレスを１、制御を２とすれば、送信信
号ＤＰは第１１図（Ａ）のようになり、アドレス１の中
継器ＴＣ1から返信される返信信号ＲＤは第１１図
（Ｃ）のようになり、このときの返信信号ＲＤは一つ前
の制御状態に対応するもので、監視データとはならな
い。
えば、中継器アドレスを１、制御を２とすれば、送信信
号ＤＰは第１１図（Ａ）のようになり、アドレス１の中
継器ＴＣ1から返信される返信信号ＲＤは第１１図
（Ｃ）のようになり、このときの返信信号ＲＤは一つ前
の制御状態に対応するもので、監視データとはならな
い。
つぎのサイクル（監視サイクル）。このサイクルは前
のサイクルの読み込みタイミング信号Ｂ7の後縁のタイ
ミングで微分回路ＤＦから送信開始スイッチＳＷ2の操
作時と同じようにパルス信号がスイッチ入力回路ＳＩに
加えられるので、自動的に開始する。このときの送信信
号ＤＰは第１１図（Ｂ）のようになりアドレス１の中継
器ＴＣ1から返信される返信信号ＲＤは第１１図（Ｄ）
のようにになり、このときの返信信号ＲＤの監視データ
はにおいて送信した送信信号ＤＰの制御データに対応
した結果を示すものであり、における制御データと
における監視データとを比較すれば、アドレス１の中継
器ＴＣ1の制御２の動作がチェックできる。
のサイクルの読み込みタイミング信号Ｂ7の後縁のタイ
ミングで微分回路ＤＦから送信開始スイッチＳＷ2の操
作時と同じようにパルス信号がスイッチ入力回路ＳＩに
加えられるので、自動的に開始する。このときの送信信
号ＤＰは第１１図（Ｂ）のようになりアドレス１の中継
器ＴＣ1から返信される返信信号ＲＤは第１１図（Ｄ）
のようにになり、このときの返信信号ＲＤの監視データ
はにおいて送信した送信信号ＤＰの制御データに対応
した結果を示すものであり、における制御データと
における監視データとを比較すれば、アドレス１の中継
器ＴＣ1の制御２の動作がチェックできる。
なお、このチェックは各アドレスの中継器ＴＣ1〜ＴＣ8
について順次行ない、また各制御についても順次行な
う。
について順次行ない、また各制御についても順次行な
う。
このように構成した結果、各中継器ＴＣ1〜ＴＣ8の回路
のチェック，中継器渡り線のチェック，端末器配線のチ
ェックを行うことができる。また、バッテリ電源ＢＴに
よって作動し、かつ小形軽量であるため、持ち運びが容
易であり、中継器トラブルの原因解明を迅速に行うこと
ができる。
のチェック，中継器渡り線のチェック，端末器配線のチ
ェックを行うことができる。また、バッテリ電源ＢＴに
よって作動し、かつ小形軽量であるため、持ち運びが容
易であり、中継器トラブルの原因解明を迅速に行うこと
ができる。
また、読み込みタイミング信号Ｂ7を反転して微分して
得たパルス信号をオア回路ＯＲ1を介してスイッチ入力
回路ＳＩに加えるようにしたので、送信開始スイッチＳ
Ｗ2を一度押すだけで、制御サイクルと監視サイクルの
合わせて２サイクルの動作を行わせることができ、中継
器ＴＣ1〜ＴＣ8のチェックのための操作が容易になる。
得たパルス信号をオア回路ＯＲ1を介してスイッチ入力
回路ＳＩに加えるようにしたので、送信開始スイッチＳ
Ｗ2を一度押すだけで、制御サイクルと監視サイクルの
合わせて２サイクルの動作を行わせることができ、中継
器ＴＣ1〜ＴＣ8のチェックのための操作が容易になる。
なお、上記実施例では、中継器は８台であったが、８ビ
ットのデータの組合せでアドレスを設定することができ
るため、最大２５６のアドレスを設定でき、また、制御
データおよび監視データも最大８種類設定することがで
きる。
ットのデータの組合せでアドレスを設定することができ
るため、最大２５６のアドレスを設定でき、また、制御
データおよび監視データも最大８種類設定することがで
きる。
この発明の多重伝送中継器チェッカによれば、各中継器
のトラブルの解明を迅速かつ容易な操作で行うことがで
きる。また、論理和回路を設け、タイミング発生回路よ
り出力される読み込みタイミング信号の後縁でパルス信
号を発生しこのパルス信号によりタイミング発生回路か
らつぎのサイクルに読み込みタイミング信号を再度発生
させるようにしたことにより、送信開始スイッチを一度
押すだけで、制御サイクルと監視サイクルの合わせて２
サイクルの動作を行わせることができ、中継器のチェッ
クのための操作が容易になる。
のトラブルの解明を迅速かつ容易な操作で行うことがで
きる。また、論理和回路を設け、タイミング発生回路よ
り出力される読み込みタイミング信号の後縁でパルス信
号を発生しこのパルス信号によりタイミング発生回路か
らつぎのサイクルに読み込みタイミング信号を再度発生
させるようにしたことにより、送信開始スイッチを一度
押すだけで、制御サイクルと監視サイクルの合わせて２
サイクルの動作を行わせることができ、中継器のチェッ
クのための操作が容易になる。
第１図は従来の多重伝送制御システムの概略図、第２図
はその中継器の回路図、第３図，第４図および第５図は
その各部のタイミング図、第６図および第７図は中継器
の要部具体回路図、第８図はこの発明の一実施例の多重
伝送用中継器チェッカの回路図、第９図，第１０図，第
１１図および第１２図はその各部のタイミング図であ
る。 ＢＴ…バッテリ電源、ＳＷ2…送信開始スイッチ、ＴＡ2
…タイミング発生回路、ＳＲ3，ＳＲ4，ＳＲ5…シフト
レジスタ、ＳＷ3…アドレスデータ設定スイッチ、ＳＷ4
…制御データ設定スイッチ、ＬＥＤ1〜ＬＥＤ4…表示素
子
はその中継器の回路図、第３図，第４図および第５図は
その各部のタイミング図、第６図および第７図は中継器
の要部具体回路図、第８図はこの発明の一実施例の多重
伝送用中継器チェッカの回路図、第９図，第１０図，第
１１図および第１２図はその各部のタイミング図であ
る。 ＢＴ…バッテリ電源、ＳＷ2…送信開始スイッチ、ＴＡ2
…タイミング発生回路、ＳＲ3，ＳＲ4，ＳＲ5…シフト
レジスタ、ＳＷ3…アドレスデータ設定スイッチ、ＳＷ4
…制御データ設定スイッチ、ＬＥＤ1〜ＬＥＤ4…表示素
子
Claims (1)
- 【請求項１】電源電圧と、周期的なパルスからなる主同
期信号およびこの主同期信号より１８０度位相が進みア
ドレスデータおよび制御データのビット数分の周期の間
パルスを発生しその後の一定数の周期の間パルス発生を
中止する副同期信号と、前記アドレスデータおよび制御
データからなる送信信号とが受信機より送られ、前記ア
ドレスデータと自己アドレスとが一致したときに前記制
御データに応じて端末器を制御し、前記端末器の制御状
態の監視データからなる返信信号を前記制御データと同
じタイミングで前記受信機へ送るサイクル動作を繰り返
す中継器をチェックするための多重伝送用中継器チェッ
カであって、 チェックすべき中継器のアドレスデータを設定するアド
レスデータ設定スイッチと、 前記制御データを設定する制御データ設定スイッチと、 送信開始スイッチと、 前記中継器に対する電源電圧を発生する電源回路と、 前記主同期信号および副同期信号を発生し、制御サイク
ルにおける前記送信開始スイッチの操作による信号と前
記副同期信号とに基づいて前記アドレスデータおよび制
御データの先頭ビットに対応した前記主同期信号のパル
スの半周期前の前記副同期信号のパルスと同じタイミン
グで立ち上がる読み込みタイミング信号を発生し、前記
アドレスデータおよび制御データの各ビットにそれぞれ
対応した前記主同期信号のパルスの半周期前の前記副同
期信号の各パルスのタイミングでシフト信号を発生し、
前記制御データに対応した前記主同期信号のパルスの各
々と同じタイミングで読み込み信号を発生し、前記アド
レスデータおよび制御データの最終ビットに対応した前
記主同期信号のパルスの発生後に前記読み込みタイミン
グ信号を立ち下げるタイミング発生回路と、 前記読み込みタイミング信号に応答して前記アドレスデ
ータおよび制御データを読み込み、前記シフト信号に応
答して前記アドレスデータおよび制御データを順次シフ
トして前記送信信号として直列に出力する第１のシフト
レジスタと、 前記中継器から送られる返信信号の監視データを前記読
み込み信号に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタと、 この第２のシフトレジスタの出力を表示する表示器と、 前記読み込みタイミング信号の立ち下がりを検出してデ
ータ送信完了検出パルス信号を発生する微分回路と、 この微分回路から出力されるデータ送信完了検出パルス
信号を前記タイミング発生回路へ前記送信開始スイッチ
の操作による信号と論理和合成状態で供給することによ
り前記タイミング発生回路からつぎの監視サイクルにお
いて読み込みタイミング信号を再度発生させる論理和回
路とを備えた多重伝送用中継器チェッカ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033494A JPH0657009B2 (ja) | 1984-02-24 | 1984-02-24 | 多重伝送用中継器チェッカ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033494A JPH0657009B2 (ja) | 1984-02-24 | 1984-02-24 | 多重伝送用中継器チェッカ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178745A JPS60178745A (ja) | 1985-09-12 |
| JPH0657009B2 true JPH0657009B2 (ja) | 1994-07-27 |
Family
ID=12388103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033494A Expired - Lifetime JPH0657009B2 (ja) | 1984-02-24 | 1984-02-24 | 多重伝送用中継器チェッカ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0657009B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512779B2 (ja) * | 1972-11-30 | 1980-04-04 | ||
| JPS5752291A (en) * | 1980-09-13 | 1982-03-27 | Nissin Electric Co Ltd | Monitor set for remote control device |
-
1984
- 1984-02-24 JP JP59033494A patent/JPH0657009B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60178745A (ja) | 1985-09-12 |
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