JPH0666802B2 - 多重伝送用中継器チエツカ - Google Patents
多重伝送用中継器チエツカInfo
- Publication number
- JPH0666802B2 JPH0666802B2 JP59056807A JP5680784A JPH0666802B2 JP H0666802 B2 JPH0666802 B2 JP H0666802B2 JP 59056807 A JP59056807 A JP 59056807A JP 5680784 A JP5680784 A JP 5680784A JP H0666802 B2 JPH0666802 B2 JP H0666802B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- address
- timing
- repeater
- Prior art date
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- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は多重伝送用中継器チェッカに関するものであ
る。
る。
一般的な多重伝送制御システムは、第１図に示すよう
に、１台の受信機ＲＣと例えば８台の中継器（各々アド
レスとして１から８まで割り当てられている）ＴＣ１〜
ＴＣ８とを伝送線Ｌで連絡し、各中継器ＴＣ１〜ＴＣ８
に負荷（図示せず）をそれぞれ接続している。
に、１台の受信機ＲＣと例えば８台の中継器（各々アド
レスとして１から８まで割り当てられている）ＴＣ１〜
ＴＣ８とを伝送線Ｌで連絡し、各中継器ＴＣ１〜ＴＣ８
に負荷（図示せず）をそれぞれ接続している。
そして、受信機ＲＣが中継器ＴＣ１〜ＴＣ８を介して端
末器を制御するとともに、端末器の制御状態を監視する
ようになっている。具体的には受信機ＲＣが制御すべき
端末器が接続された中継器、例えばＴＣ１のアドレスデ
ータ１と端末器の制御データを伝送線Ｌに送り出す。各
中継器ＴＣ１〜ＴＣ８は、伝送線Ｌに送り出されたアド
レスデータおよび制御データを取り込むようになってお
り、取り込んだアドレスデータと自己のアドレスデータ
とを比較し、それらが一致したとき（自己のアドレスが
指定されたとき）に取り込んだ制御データに基づいて端
末器を制御するようになっている。この場合、アドレス
データが１であるため、中継器ＴＣ１が制御データに基
づいて端末器の制御状態を切替え、それ以外の中継器Ｔ
Ｃ１〜ＴＣ８は制御状態の切替えを行わない。
末器を制御するとともに、端末器の制御状態を監視する
ようになっている。具体的には受信機ＲＣが制御すべき
端末器が接続された中継器、例えばＴＣ１のアドレスデ
ータ１と端末器の制御データを伝送線Ｌに送り出す。各
中継器ＴＣ１〜ＴＣ８は、伝送線Ｌに送り出されたアド
レスデータおよび制御データを取り込むようになってお
り、取り込んだアドレスデータと自己のアドレスデータ
とを比較し、それらが一致したとき（自己のアドレスが
指定されたとき）に取り込んだ制御データに基づいて端
末器を制御するようになっている。この場合、アドレス
データが１であるため、中継器ＴＣ１が制御データに基
づいて端末器の制御状態を切替え、それ以外の中継器Ｔ
Ｃ１〜ＴＣ８は制御状態の切替えを行わない。
また、このとき自己のアドレスが指定された中継器ＴＣ
１は、制御データを取り込むタイミングと同じタイミン
グで監視データを伝送線Ｌに送り出し、受信機ＲＣは、
この監視データを制御データを送るタイミングと同じタ
イミングで取り込み、端末器の制御状態を監視する。こ
の監視データは一つ前に送られた制御データに対しての
ものである。
１は、制御データを取り込むタイミングと同じタイミン
グで監視データを伝送線Ｌに送り出し、受信機ＲＣは、
この監視データを制御データを送るタイミングと同じタ
イミングで取り込み、端末器の制御状態を監視する。こ
の監視データは一つ前に送られた制御データに対しての
ものである。
通常、この多重伝送制御システムは、前の制御サイクル
と後の監視サイクルの２サイクル動作をし、制御サイク
ルではアドレス１〜８の中継器ＴＣ１〜ＴＣ８に対して
各々制御データを送り、監視サイクルではアドレス１〜
８の中継器ＴＣ１〜ＴＣ８の監視データを取り込み、制
御サイクルでは監視データを取り込まず、監視サイクル
では制御データを送らないようになっている。
と後の監視サイクルの２サイクル動作をし、制御サイク
ルではアドレス１〜８の中継器ＴＣ１〜ＴＣ８に対して
各々制御データを送り、監視サイクルではアドレス１〜
８の中継器ＴＣ１〜ＴＣ８の監視データを取り込み、制
御サイクルでは監視データを取り込まず、監視サイクル
では制御データを送らないようになっている。
このような多重伝送制御システムにおいて用いられる中
継器は、第２図のように構成される。この中継器は３制
御３監視型のものを示し、受信機ＲＣに対し６本の伝送
線Ｌ１〜Ｌ６で接続されている。６本の内分けは、電源
電圧＋１２Ｖを供給する電源ラインＬ１およびＧＮＤ
（グラウンド）ラインＬ２、送信信号（アドレスデータ
＋制御データ）ＤＰを送る送信信号ラインＬ３、返信信
号（監視データ）ＲＤを送る返信信号ラインＬ４、副同
期信号ＣＰ１を送る副同期信号ラインＬ５、主同期信号
ＣＰ２を送る主同期信号ラインＬ６である。副同期信号
ＣＰ１，主同期信号ＣＰ２，送信信号ＤＰおよび返信信
号ＲＤは第３図に示すようなタイミングで伝送される。
主同期信号ＣＰ２は、周期１ＫHz，ハイレベル（電源電
圧）時間0.3msecで常時受信器ＲＣより送り出されてい
る。副同期信号ＣＰ１は、主同期信号ＣＰ２と同じパル
スで位相が１８０度進んで送信され、主同期信号ＣＰ２
の第１番目から第１２番目までのパルスにそれぞれ対応
して送信され、第１３図番目から第１６番目のパルスに
対応する周期の４パルスは空きパルスとなり、この４パ
ルスの空きパルスによって各中継器ＴＣ１〜ＴＣ８が信
号送受信のスタート情報を検出するようになっている。
送信信号ＤＰは、第１ビットから第８ビットまでのアド
レスデータと第９ビットから第１２ビットまでの制御デ
ータとからなり、これらのデータは、主同期信号ＣＰ２
の第１番目から第１２番目のパルスとおなじタイミング
で順次送られる。返信信号ＲＤは、主同期信号ＣＰ２の
第９番目から第１２番目までのパルスと同じタイミング
で送られる。
継器は、第２図のように構成される。この中継器は３制
御３監視型のものを示し、受信機ＲＣに対し６本の伝送
線Ｌ１〜Ｌ６で接続されている。６本の内分けは、電源
電圧＋１２Ｖを供給する電源ラインＬ１およびＧＮＤ
（グラウンド）ラインＬ２、送信信号（アドレスデータ
＋制御データ）ＤＰを送る送信信号ラインＬ３、返信信
号（監視データ）ＲＤを送る返信信号ラインＬ４、副同
期信号ＣＰ１を送る副同期信号ラインＬ５、主同期信号
ＣＰ２を送る主同期信号ラインＬ６である。副同期信号
ＣＰ１，主同期信号ＣＰ２，送信信号ＤＰおよび返信信
号ＲＤは第３図に示すようなタイミングで伝送される。
主同期信号ＣＰ２は、周期１ＫHz，ハイレベル（電源電
圧）時間0.3msecで常時受信器ＲＣより送り出されてい
る。副同期信号ＣＰ１は、主同期信号ＣＰ２と同じパル
スで位相が１８０度進んで送信され、主同期信号ＣＰ２
の第１番目から第１２番目までのパルスにそれぞれ対応
して送信され、第１３図番目から第１６番目のパルスに
対応する周期の４パルスは空きパルスとなり、この４パ
ルスの空きパルスによって各中継器ＴＣ１〜ＴＣ８が信
号送受信のスタート情報を検出するようになっている。
送信信号ＤＰは、第１ビットから第８ビットまでのアド
レスデータと第９ビットから第１２ビットまでの制御デ
ータとからなり、これらのデータは、主同期信号ＣＰ２
の第１番目から第１２番目のパルスとおなじタイミング
で順次送られる。返信信号ＲＤは、主同期信号ＣＰ２の
第９番目から第１２番目までのパルスと同じタイミング
で送られる。
この中継器は、電源回路Ｅ１によって各回路部に給電す
るようにしている。そして受信機ＲＣから送られる主同
期信号ＣＰ２（第４図（Ｂ））および副同期信号ＣＰ１
（第４図（Ａ））に基づき、タイミング発生回路ＴＡ１
が各種タイミングパルスを発生する。
るようにしている。そして受信機ＲＣから送られる主同
期信号ＣＰ２（第４図（Ｂ））および副同期信号ＣＰ１
（第４図（Ａ））に基づき、タイミング発生回路ＴＡ１
が各種タイミングパルスを発生する。
このタイミング発生回路ＴＡ１は、主同期信号ＣＰ２の
第１番目から第１２番目までのパルスと同じタイミング
で１２個のパルスからなる読み込み信号Ａ３（第４図
（Ｄ））を発生し、この読み込み信号Ａ３をシフトレジ
スタＳＲ１のクロック入力端ＣＫに加える。それによ
り、シフトレジスタＳＲ１は受信機ＲＣから送られる送
信信号ＤＰ（アドレスデータ＋制御データ：第４図
（Ｃ））を順次シフトしながら読み込むことになる。
第１番目から第１２番目までのパルスと同じタイミング
で１２個のパルスからなる読み込み信号Ａ３（第４図
（Ｄ））を発生し、この読み込み信号Ａ３をシフトレジ
スタＳＲ１のクロック入力端ＣＫに加える。それによ
り、シフトレジスタＳＲ１は受信機ＲＣから送られる送
信信号ＤＰ（アドレスデータ＋制御データ：第４図
（Ｃ））を順次シフトしながら読み込むことになる。
このシフトレジスタＳＲ１が読み込み信号Ａ３（第５図
（Ａ））によって送信信号ＤＰを読み込んでいる途中、
具体的には、読み込み信号Ａ３として８個のパルスを出
力して、送信信号ＤＰのうち８ビットのアドレスデータ
がシフトレジスタＳＲ１に読み込まれ、シフトレジスタ
ＳＲ１の出力端Ｑ１〜Ｑ８からアドレスデータが並列に
出力されている状態において、すなわち、主同期信号Ｃ
Ｐ２の第８番目と第９番目のパルスの間にある副同期信
号ＣＰ１のパルスと同じタイミングでタイミング発生回
路ＴＡ１がアドレス一致タイミング判別信号Ａ４（第５
図（Ｂ））を発生し、アドレス一致検出回路ＡＤ１へ送
る。
（Ａ））によって送信信号ＤＰを読み込んでいる途中、
具体的には、読み込み信号Ａ３として８個のパルスを出
力して、送信信号ＤＰのうち８ビットのアドレスデータ
がシフトレジスタＳＲ１に読み込まれ、シフトレジスタ
ＳＲ１の出力端Ｑ１〜Ｑ８からアドレスデータが並列に
出力されている状態において、すなわち、主同期信号Ｃ
Ｐ２の第８番目と第９番目のパルスの間にある副同期信
号ＣＰ１のパルスと同じタイミングでタイミング発生回
路ＴＡ１がアドレス一致タイミング判別信号Ａ４（第５
図（Ｂ））を発生し、アドレス一致検出回路ＡＤ１へ送
る。
アドレス一致検出回路ＡＤ１は、アドレス一致タイミン
グ判別信号Ａ４により、シフトレジスタＳＲ１の出力端
Ｑ１〜Ｑ８より出力されるアドレスデータと８個のアド
レス設定スイッチ群ＳＷ１によって設定された自己アド
レスとを比較判別し、両アドレス一致したときに出力端
Ｑにアドレス一致信号を発生し、これを出力回路ＤＲに
加える。
グ判別信号Ａ４により、シフトレジスタＳＲ１の出力端
Ｑ１〜Ｑ８より出力されるアドレスデータと８個のアド
レス設定スイッチ群ＳＷ１によって設定された自己アド
レスとを比較判別し、両アドレス一致したときに出力端
Ｑにアドレス一致信号を発生し、これを出力回路ＤＲに
加える。
また、上記アドレス一致信号発生後も、シフトレジスタ
ＳＲ１は送信信号ＤＰの読み込みを続け、主同期信号Ｃ
Ｐ２の第９番目ないし第１２番目のパルスと同じタイミ
ングでタイミング発生回路ＴＡ１が出力タイミングパル
スＡ６，Ａ７，Ａ８（第５図（Ｆ），（Ｇ），（Ｈ））
をそれぞれ発生し、これを出力回路ＤＲに加える。
ＳＲ１は送信信号ＤＰの読み込みを続け、主同期信号Ｃ
Ｐ２の第９番目ないし第１２番目のパルスと同じタイミ
ングでタイミング発生回路ＴＡ１が出力タイミングパル
スＡ６，Ａ７，Ａ８（第５図（Ｆ），（Ｇ），（Ｈ））
をそれぞれ発生し、これを出力回路ＤＲに加える。
出力回路ＤＲはアドレス一致信号が入力された状態にお
いて、出力タイミングパルスＡ６，Ａ７，Ａ８が加えら
れたときに、シフトレジスタＳＲ１の出力端Ｑ１〜Ｑ３
から出力されてデータ入力端Ｄ１〜Ｄ３に入力される制
御データを出力端Ｑ１〜Ｑ３より出力し、遅延回路ＤＬ
１〜ＤＬ３を介してリレーＲＹ１〜ＲＹ３を制御する。
いて、出力タイミングパルスＡ６，Ａ７，Ａ８が加えら
れたときに、シフトレジスタＳＲ１の出力端Ｑ１〜Ｑ３
から出力されてデータ入力端Ｄ１〜Ｄ３に入力される制
御データを出力端Ｑ１〜Ｑ３より出力し、遅延回路ＤＬ
１〜ＤＬ３を介してリレーＲＹ１〜ＲＹ３を制御する。
また、タイミング発生回路ＴＡ１は、主同期信号ＣＰ２
の第１２番目と第１３番目のパルスの間の副同期信号Ｃ
Ｐ１のパルスと同じタイミングでリセット信号Ａ５（第
５図（Ｅ））を発生し、これをアドレス一致検出回路Ａ
Ｄ１に加える。これにより、アドレス一致検出回路ＡＤ
１はアドレス一致信号の出力を停止する。
の第１２番目と第１３番目のパルスの間の副同期信号Ｃ
Ｐ１のパルスと同じタイミングでリセット信号Ａ５（第
５図（Ｅ））を発生し、これをアドレス一致検出回路Ａ
Ｄ１に加える。これにより、アドレス一致検出回路ＡＤ
１はアドレス一致信号の出力を停止する。
また、タイミング発生回路ＴＡ１は、主同期信号ＣＰ２
の第８番目と第９番目のパルスの間の副同期信号ＣＰ１
のパルスと同じタイミングで立上がる読み込み信号Ａ２
（第５図（Ｄ））を発生し、シフトレジスタＳＲ２に加
える。シフトレジスタＳＲ２は入力端Ｐ１〜Ｐ４に加え
られる３ビットの監視データを読み込む。この監視デー
タはホトカプラＰＣ１〜ＰＣ３を介して入力される。
の第８番目と第９番目のパルスの間の副同期信号ＣＰ１
のパルスと同じタイミングで立上がる読み込み信号Ａ２
（第５図（Ｄ））を発生し、シフトレジスタＳＲ２に加
える。シフトレジスタＳＲ２は入力端Ｐ１〜Ｐ４に加え
られる３ビットの監視データを読み込む。この監視デー
タはホトカプラＰＣ１〜ＰＣ３を介して入力される。
この後、タイミング発生回路ＴＡ１は、主同期信号ＣＰ
２の第９番目から第１２番目までのパルスと同じタイミ
ングで送り出しタイミング信号Ａ１（第５図（Ｃ））を
発生して監視データを順次シフトしながら出力端Ｑより
返信信号ＲＤとして送り出す。
２の第９番目から第１２番目までのパルスと同じタイミ
ングで送り出しタイミング信号Ａ１（第５図（Ｃ））を
発生して監視データを順次シフトしながら出力端Ｑより
返信信号ＲＤとして送り出す。
なお、返信信号ＲＤは、アドレス指定があったときのみ
発信されるものであり、回路図には示していないが、例
えばアドレス一致信号が出力されたときのみ監視データ
が発生するように構成したり、あるいは送り出しタイミ
ング信号Ａ１をアドレス一致信号発生時のみ発生させる
ようにすることで実現できる。
発信されるものであり、回路図には示していないが、例
えばアドレス一致信号が出力されたときのみ監視データ
が発生するように構成したり、あるいは送り出しタイミ
ング信号Ａ１をアドレス一致信号発生時のみ発生させる
ようにすることで実現できる。
アドレス一致検出回路ＡＤ１は、具体的には第６図に示
すような回路で実現される。第６図においてエクスクル
ーシブオア回路ＥＸ１〜ＥＸ８とアンド回路ＡＮ１はア
ドレスデータ（Ｄ１〜Ｄ８）と自己アドレス（Ｄ１′〜
Ｄ８′）とをそれぞれ個別に比較し、すべてが一致した
ときにアンド回路ＡＮ１の出力が高レベルとなり、この
アンド回路ＡＮ１の出力をＤフリップフロップＦＦ１が
アドレス一致判別タイミング信号Ａ４に応答して保持
し、リセット信号Ａ５によりＤフリップフロップＦＦ１
がリセットされるようになっている。
すような回路で実現される。第６図においてエクスクル
ーシブオア回路ＥＸ１〜ＥＸ８とアンド回路ＡＮ１はア
ドレスデータ（Ｄ１〜Ｄ８）と自己アドレス（Ｄ１′〜
Ｄ８′）とをそれぞれ個別に比較し、すべてが一致した
ときにアンド回路ＡＮ１の出力が高レベルとなり、この
アンド回路ＡＮ１の出力をＤフリップフロップＦＦ１が
アドレス一致判別タイミング信号Ａ４に応答して保持
し、リセット信号Ａ５によりＤフリップフロップＦＦ１
がリセットされるようになっている。
出力回路ＤＲは、具体的には第７図に示すような回路で
実現される。第７図において、アンド回路ＡＮ２〜ＡＮ
４は、アドレス一致信号が出力されたときに開いて制御
データ（Ｄ１〜Ｄ３）を通し、アンド回路ＡＮ５〜ＡＮ
７は、出力タイミングパルスＡ６，Ａ７，Ａ８が出力さ
れたときに開いて制御データ（Ｄ１〜Ｄ３）を通すよう
にしている。
実現される。第７図において、アンド回路ＡＮ２〜ＡＮ
４は、アドレス一致信号が出力されたときに開いて制御
データ（Ｄ１〜Ｄ３）を通し、アンド回路ＡＮ５〜ＡＮ
７は、出力タイミングパルスＡ６，Ａ７，Ａ８が出力さ
れたときに開いて制御データ（Ｄ１〜Ｄ３）を通すよう
にしている。
このような多重伝送制御システムは、現場で施工される
が、その工事中には、信号線，電源線等の幹線の配線お
よび中継器に接続されるセンサ，ダンパ等への配線が正
しく行われていなくて中継器トラブルが発生する場合
と、中継器自体の不良によるトラブルが発生する場合と
の二つが起こるおそれがある。
が、その工事中には、信号線，電源線等の幹線の配線お
よび中継器に接続されるセンサ，ダンパ等への配線が正
しく行われていなくて中継器トラブルが発生する場合
と、中継器自体の不良によるトラブルが発生する場合と
の二つが起こるおそれがある。
このようなトラブルに対して、その原因を早く判別して
トラブルに対処するために中継器を個別にチェックでき
るチェッカが要望されていた。
トラブルに対処するために中継器を個別にチェックでき
るチェッカが要望されていた。
この発明は、中継器を個別にチェックすることができる
多重伝送用中継器チェッカを提供することを目的とす
る。
多重伝送用中継器チェッカを提供することを目的とす
る。
この発明の多重伝送用中継器チェッカは、電源電圧と、
周期的なパルスからなる主同期信号およびこの主同期信
号より１８０度位相が進みアドレスデータおよび制御デ
ータのビット数分の周期の間パルスを発生しその後の一
定数の周期の間パルス発生を中止する副同期信号と、前
記アドレスデータおよび制御データからなる送信信号と
が受信機より送られ、前記アドレスデータと自己アドレ
スとが一致したときに前記制御データに応じて端末器を
制御し、前記端末器の制御状態の監視データからなる返
信信号を前記制御データと同じタイミングで前記受信機
へ送るサイクル動作を繰り返す中継器をチェックするた
めの多重伝送用中継器チェッカであって、 チェックすべき複数台の中継器をそれぞれ示す複数の連
続したアドレス群の中のスタートアドレスデータおよび
ストップアドレスデータをそれぞれ設定するスタートア
ドレスデータ設定スイッチおよびストップアドレスデー
タ設定スイッチと、 前記スタートアドレスデータ設定スイッチにより設定さ
れたスタートアドレスデータを初期値としデータ送信完
了検出パルス信号に応答して発生するアドレスデータを
順次更新するアドレス発生器と、 前記制御データを設定する制御データ設定スイッチと、 前記開始スイッチと、 前記中継器に対する電源電圧を発生する電源回路と、 前記主同期信号および副同期信号を発生し、制御サイク
ルにおける前記送信開始スイッチの操作による信号と前
記副同期信号とに基づいて前記アドレス発生器から出力
されるアドレスデータおよび前記制御データ設定スイッ
チにより設定した制御データの先頭ビットに対応した前
記主同期信号のパルスの半周期前の前記副同期信号のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号を発生し、前記アドレスデータおよび制御データの各
ビットにそれぞれ対応した前記主同期信号のパルスの半
周期前の前記副同期信号の各パルスのタイミングでシフ
ト信号を発生し、前記制御データに対応した前記主同期
信号のパルスの各々と同じタイミングで読み込み信号を
発生し、前記アドレスデータおよび制御データの最終ビ
ットに対応した前記主同期信号のパルスの発生後に前記
読み込みタイミング信号を立下げるタイミング発生回路
と、 前記読み込みタイミング信号に応答して前記アドレスデ
ータおよび制御データを読み込み、前記シフト信号に応
答して前記アドレスデータおよび制御データを順次シフ
トして前記送信信号として直列に出力する第１のシフト
レジスタと、 前記中継器から送られた返信信号の監視データを前記読
み込み信号に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタと、 この第２のシフトレジスタの出力を表示する表示器と、 前記読み込みタイミング信号の立下がりを検出して前記
データ送信完了検出パルス信号を発生する立下がり検出
回路と、 前記データ送信完了検出パルス信号を前記タイミング発
生回路へ前記送信開始スイッチの操作による信号と論理
和合成状態で供給することにより前記タイミング発生回
路からつぎのサイクルにおいて読み込みタイミング信号
を再度発生させる論理和回路と、 前記データ送信完了検出パルス信号の前記タイミング発
生回路の伝達を遅延させる可変遅延回路と、 前記アドレス発生器から出力されるアドレスデータと前
記ストップアドレスデータ設定スイッチにより設定した
ストップアドレスデータとの一致を検出する一致検出回
路と、 この一致検出回路の一致検出出力に応答して前記データ
送信完了検出パルス信号の前記タイミング発生回路への
供給を遮断する遮断ゲートとを備え、 前記可変遅延回路の遅延時間を、中継器に制御データを
送る制御サイクルで短く設定するとともに、前記制御サ
イクルの後で前記中継器から監視データを受け取る監視
サイクルで長く設定したことを特徴とする。
周期的なパルスからなる主同期信号およびこの主同期信
号より１８０度位相が進みアドレスデータおよび制御デ
ータのビット数分の周期の間パルスを発生しその後の一
定数の周期の間パルス発生を中止する副同期信号と、前
記アドレスデータおよび制御データからなる送信信号と
が受信機より送られ、前記アドレスデータと自己アドレ
スとが一致したときに前記制御データに応じて端末器を
制御し、前記端末器の制御状態の監視データからなる返
信信号を前記制御データと同じタイミングで前記受信機
へ送るサイクル動作を繰り返す中継器をチェックするた
めの多重伝送用中継器チェッカであって、 チェックすべき複数台の中継器をそれぞれ示す複数の連
続したアドレス群の中のスタートアドレスデータおよび
ストップアドレスデータをそれぞれ設定するスタートア
ドレスデータ設定スイッチおよびストップアドレスデー
タ設定スイッチと、 前記スタートアドレスデータ設定スイッチにより設定さ
れたスタートアドレスデータを初期値としデータ送信完
了検出パルス信号に応答して発生するアドレスデータを
順次更新するアドレス発生器と、 前記制御データを設定する制御データ設定スイッチと、 前記開始スイッチと、 前記中継器に対する電源電圧を発生する電源回路と、 前記主同期信号および副同期信号を発生し、制御サイク
ルにおける前記送信開始スイッチの操作による信号と前
記副同期信号とに基づいて前記アドレス発生器から出力
されるアドレスデータおよび前記制御データ設定スイッ
チにより設定した制御データの先頭ビットに対応した前
記主同期信号のパルスの半周期前の前記副同期信号のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号を発生し、前記アドレスデータおよび制御データの各
ビットにそれぞれ対応した前記主同期信号のパルスの半
周期前の前記副同期信号の各パルスのタイミングでシフ
ト信号を発生し、前記制御データに対応した前記主同期
信号のパルスの各々と同じタイミングで読み込み信号を
発生し、前記アドレスデータおよび制御データの最終ビ
ットに対応した前記主同期信号のパルスの発生後に前記
読み込みタイミング信号を立下げるタイミング発生回路
と、 前記読み込みタイミング信号に応答して前記アドレスデ
ータおよび制御データを読み込み、前記シフト信号に応
答して前記アドレスデータおよび制御データを順次シフ
トして前記送信信号として直列に出力する第１のシフト
レジスタと、 前記中継器から送られた返信信号の監視データを前記読
み込み信号に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタと、 この第２のシフトレジスタの出力を表示する表示器と、 前記読み込みタイミング信号の立下がりを検出して前記
データ送信完了検出パルス信号を発生する立下がり検出
回路と、 前記データ送信完了検出パルス信号を前記タイミング発
生回路へ前記送信開始スイッチの操作による信号と論理
和合成状態で供給することにより前記タイミング発生回
路からつぎのサイクルにおいて読み込みタイミング信号
を再度発生させる論理和回路と、 前記データ送信完了検出パルス信号の前記タイミング発
生回路の伝達を遅延させる可変遅延回路と、 前記アドレス発生器から出力されるアドレスデータと前
記ストップアドレスデータ設定スイッチにより設定した
ストップアドレスデータとの一致を検出する一致検出回
路と、 この一致検出回路の一致検出出力に応答して前記データ
送信完了検出パルス信号の前記タイミング発生回路への
供給を遮断する遮断ゲートとを備え、 前記可変遅延回路の遅延時間を、中継器に制御データを
送る制御サイクルで短く設定するとともに、前記制御サ
イクルの後で前記中継器から監視データを受け取る監視
サイクルで長く設定したことを特徴とする。
以下この発明の実施例を図面に基づいて詳細に説明す
る。
る。
この発明の一実施例の多重伝送用中継器チェッカを第８
図ないし第１１図に基づいて説明する。この多重伝送用
中継器チェッカは、第８図に示すように、電源電圧と、
周期的なパルスからなる主同期信号ＣＰ２およびこの主
同期信号ＣＰ２より１８０度位相が進みアドレスデータ
および制御データのビット数分の周期の間パルスを発生
しその後の一定数の周期の間パルス発生を中止する副同
期信号ＣＰ１と、アドレスデータおよび制御データから
なる送信信号とが受信機より送られ、アドレスデータと
自己アドレスとが一致したときに制御データに応じて端
末器を制御し、端末器の制御状態の監視データからなる
返信信号を制御データと同じタイミングで受信機へ送る
サイクル動作を繰り返す中継器をチェックするためのも
のであって、 チェックすべき複数台の中継器をそれぞれ示す複数の連
続したアドレス群の中のスタートアドレスデータおよび
ストップアドレスデータをそれぞれ設定するスタートア
ドレスデータ設定スイッチＳＷ３Ａおよびストップアド
レスデータ設定スイッチＳＷ３Ｂと、 スタートアドレスデータ設定スイッチＳＷ３Ａにより設
定されたスタートアドレスデータを初期値としデータ送
信完了検出パルス信号に応答して発生するアドレスデー
タを順次更新するアドレス発生器であるアップダウンカ
ウンタＵＤＣと、 制御データを設定する制御データ設定スイッチＳＷ
４と、 送信開始スイッチＳＷ２と、 中継器に対する電源電圧を発生する電源回路であるバッ
テリ電源ＢＴと、 主同期信号ＣＰ２および副同期信号ＣＰ１を発生し、制
御サイクルにおける送信開始スイッチＳＷ２の操作によ
る信号と副同期信号ＣＰ１とに基づいてアドレス発生器
であるアップダウンカウンタＵＤＣから出力されたアド
レスデータおよび制御データ設定スイッチＳＷ４により
設定した制御データの先頭ビットに対応した主同期信号
ＣＰ２のパルスの半周期前の副同期信号ＣＰ１のパルス
と同じタイミングで立上がる読み込みタイミング信号Ｂ
７を発生し、アドレスデータおよび制御データの各ビッ
トにそれぞれ対応した主同期信号ＣＰ２のパルスの半周
期前の副同期信号ＣＰ１の各パルスのタイミングでシフ
ト信号Ｂ３を発生し、制御データに対応した主同期信号
ＣＰ２のパルスの各々と同じタイミングで読み込み信号
Ｂ５を発生し、アドレスデータおよび制御データの最終
ビットに対応した主同期信号ＣＰ２のパルスの発生後に
読み込みタイミング信号Ｂ７を立下げるタイミング発生
回路ＴＡ２と、 読み込みタイミング信号Ｂ７に応答してアドレスデータ
および制御データを読み込み、シフト信号Ｂ３に応答し
てアドレスデータおよび制御データを順次シフトして送
信信号ＤＰとして直列に出力する第１のシフトレジスタ
ＳＲ３，ＳＲ４と、 中継器から送られる返信信号ＲＤの監視データを読み込
み信号Ｂ５に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタＳＲ５と、 この第２のシフトレジスタＳＲ５の出力を表示する表示
器である表示素子ＬＥＤ１〜ＬＥＤ４と、 読み込みタイミング信号Ｂ７の立上がりを検出してデー
タ送信完了検出パルス信号を発生する立下がり検出回路
ＤＦと、 データ送信完了検出パルス信号をタイミング発生回路Ｔ
Ａ２へ送信開始スイッチＳＷ２の操作による信号と論理
和合成状態で供給することによりタイミング発生回路Ｔ
Ａ２からつぎのサイクルにおいて読み込みタイミング信
号Ｂ７を再度発生させる論理和回路であるオアゲートＯ
Ｒ１と、 データ送信完了検出パルス信号のタイミング発生回路Ｔ
Ａ２の伝達を遅延させる可変遅延回路ＤＬと、 アドレス発生器であるアップダウンカウンタＵＤＣから
出力されるアドレスデータとストップアドレスデータ設
定スイッチＳＷ３Ｂにより設定したストップアドレスデ
ータとの一致を検出する一致検出回路ＡＤ２と、 この一致検出回路ＡＤ２の一致検出出力に応答してデー
タ送信完了検出パルス信号のタイミング発生回路ＴＡ２
への供給を遮断する遮断ゲートであるアンドゲートＡＮ
９とを備え、 可変遅延回路ＤＬの遅延時間を、中継器に制御データを
送る制御サイクルで短く設定するとともに、制御サイク
ルの後で中継器から監視データを受け取る監視サイクル
で長く設定したことを特徴とする。
図ないし第１１図に基づいて説明する。この多重伝送用
中継器チェッカは、第８図に示すように、電源電圧と、
周期的なパルスからなる主同期信号ＣＰ２およびこの主
同期信号ＣＰ２より１８０度位相が進みアドレスデータ
および制御データのビット数分の周期の間パルスを発生
しその後の一定数の周期の間パルス発生を中止する副同
期信号ＣＰ１と、アドレスデータおよび制御データから
なる送信信号とが受信機より送られ、アドレスデータと
自己アドレスとが一致したときに制御データに応じて端
末器を制御し、端末器の制御状態の監視データからなる
返信信号を制御データと同じタイミングで受信機へ送る
サイクル動作を繰り返す中継器をチェックするためのも
のであって、 チェックすべき複数台の中継器をそれぞれ示す複数の連
続したアドレス群の中のスタートアドレスデータおよび
ストップアドレスデータをそれぞれ設定するスタートア
ドレスデータ設定スイッチＳＷ３Ａおよびストップアド
レスデータ設定スイッチＳＷ３Ｂと、 スタートアドレスデータ設定スイッチＳＷ３Ａにより設
定されたスタートアドレスデータを初期値としデータ送
信完了検出パルス信号に応答して発生するアドレスデー
タを順次更新するアドレス発生器であるアップダウンカ
ウンタＵＤＣと、 制御データを設定する制御データ設定スイッチＳＷ
４と、 送信開始スイッチＳＷ２と、 中継器に対する電源電圧を発生する電源回路であるバッ
テリ電源ＢＴと、 主同期信号ＣＰ２および副同期信号ＣＰ１を発生し、制
御サイクルにおける送信開始スイッチＳＷ２の操作によ
る信号と副同期信号ＣＰ１とに基づいてアドレス発生器
であるアップダウンカウンタＵＤＣから出力されたアド
レスデータおよび制御データ設定スイッチＳＷ４により
設定した制御データの先頭ビットに対応した主同期信号
ＣＰ２のパルスの半周期前の副同期信号ＣＰ１のパルス
と同じタイミングで立上がる読み込みタイミング信号Ｂ
７を発生し、アドレスデータおよび制御データの各ビッ
トにそれぞれ対応した主同期信号ＣＰ２のパルスの半周
期前の副同期信号ＣＰ１の各パルスのタイミングでシフ
ト信号Ｂ３を発生し、制御データに対応した主同期信号
ＣＰ２のパルスの各々と同じタイミングで読み込み信号
Ｂ５を発生し、アドレスデータおよび制御データの最終
ビットに対応した主同期信号ＣＰ２のパルスの発生後に
読み込みタイミング信号Ｂ７を立下げるタイミング発生
回路ＴＡ２と、 読み込みタイミング信号Ｂ７に応答してアドレスデータ
および制御データを読み込み、シフト信号Ｂ３に応答し
てアドレスデータおよび制御データを順次シフトして送
信信号ＤＰとして直列に出力する第１のシフトレジスタ
ＳＲ３，ＳＲ４と、 中継器から送られる返信信号ＲＤの監視データを読み込
み信号Ｂ５に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタＳＲ５と、 この第２のシフトレジスタＳＲ５の出力を表示する表示
器である表示素子ＬＥＤ１〜ＬＥＤ４と、 読み込みタイミング信号Ｂ７の立上がりを検出してデー
タ送信完了検出パルス信号を発生する立下がり検出回路
ＤＦと、 データ送信完了検出パルス信号をタイミング発生回路Ｔ
Ａ２へ送信開始スイッチＳＷ２の操作による信号と論理
和合成状態で供給することによりタイミング発生回路Ｔ
Ａ２からつぎのサイクルにおいて読み込みタイミング信
号Ｂ７を再度発生させる論理和回路であるオアゲートＯ
Ｒ１と、 データ送信完了検出パルス信号のタイミング発生回路Ｔ
Ａ２の伝達を遅延させる可変遅延回路ＤＬと、 アドレス発生器であるアップダウンカウンタＵＤＣから
出力されるアドレスデータとストップアドレスデータ設
定スイッチＳＷ３Ｂにより設定したストップアドレスデ
ータとの一致を検出する一致検出回路ＡＤ２と、 この一致検出回路ＡＤ２の一致検出出力に応答してデー
タ送信完了検出パルス信号のタイミング発生回路ＴＡ２
への供給を遮断する遮断ゲートであるアンドゲートＡＮ
９とを備え、 可変遅延回路ＤＬの遅延時間を、中継器に制御データを
送る制御サイクルで短く設定するとともに、制御サイク
ルの後で中継器から監視データを受け取る監視サイクル
で長く設定したことを特徴とする。
より詳しく説明すると、この多重伝送用中継器チェッカ
は、第８図に示すように、試験時において、受信機ＲＣ
に代えて６本の伝送線Ｌ１〜Ｌ６を介して中継器ＴＣ１
〜ＴＣ８に接続されるものである。６本の内分けは、前
記したとおりである。
は、第８図に示すように、試験時において、受信機ＲＣ
に代えて６本の伝送線Ｌ１〜Ｌ６を介して中継器ＴＣ１
〜ＴＣ８に接続されるものである。６本の内分けは、前
記したとおりである。
この多重伝送用中継器チェッカは、ＡＣ１００Ｖの交流
電源ＡＣによって充電されるバッテリ電源ＢＴが各回路
部に電源電圧を供給するとともに中継器ＴＣ１〜ＴＣ８
に＋１２Ｖの電圧を供給する。
電源ＡＣによって充電されるバッテリ電源ＢＴが各回路
部に電源電圧を供給するとともに中継器ＴＣ１〜ＴＣ８
に＋１２Ｖの電圧を供給する。
そして、タイミング発生回路ＴＡ２は、常時主同期信号
ＣＰ２（第９図（Ｅ））および副同期信号ＣＰ１（第９
図（Ｄ））を発生しており、第９図（Ａ）に示すよう
に、送信開始スイッチＳＷ２を操作すると、スイッチ入
力回路ＳＩが送信開始パルスＢ６（第９図（Ｂ））を発
生し、可変遅延回路ＤＬを介してタイミング発生回路Ｔ
Ａ２に加え、直接アップダウンカウンタＵＤＣに加え
る。タイミング発生回路ＴＡ２は、送信開始パルスＢ６
と副同期信号ＣＰ１とをもとにして、主同期信号ＣＰ２
の第１番目のパルスの半周期前の副同期信号ＣＰ１のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号Ｂ７（第９図（Ｉ））を発生し、主同期信号ＣＰ２の
第１番目のパルスの半周期前の副同期信号ＣＰ１のパル
スから第１２番目のパルスの半周期前の副同期信号ＣＰ
１のパルスまでの各パルスの後縁のタイミングで、シフ
ト信号Ｂ３（第９図（Ｆ））およびゲート信号Ｂ４（第
９図（Ｇ））を発生する。一方、アップダウンカウンタ
ＵＤＣは、送信開始パルスＢ６が入力されると、スター
トアドレス設定スイッチ群ＳＷ３Ａにより設定されたス
タートアドレス、例えば１番地をプリセットする。
ＣＰ２（第９図（Ｅ））および副同期信号ＣＰ１（第９
図（Ｄ））を発生しており、第９図（Ａ）に示すよう
に、送信開始スイッチＳＷ２を操作すると、スイッチ入
力回路ＳＩが送信開始パルスＢ６（第９図（Ｂ））を発
生し、可変遅延回路ＤＬを介してタイミング発生回路Ｔ
Ａ２に加え、直接アップダウンカウンタＵＤＣに加え
る。タイミング発生回路ＴＡ２は、送信開始パルスＢ６
と副同期信号ＣＰ１とをもとにして、主同期信号ＣＰ２
の第１番目のパルスの半周期前の副同期信号ＣＰ１のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号Ｂ７（第９図（Ｉ））を発生し、主同期信号ＣＰ２の
第１番目のパルスの半周期前の副同期信号ＣＰ１のパル
スから第１２番目のパルスの半周期前の副同期信号ＣＰ
１のパルスまでの各パルスの後縁のタイミングで、シフ
ト信号Ｂ３（第９図（Ｆ））およびゲート信号Ｂ４（第
９図（Ｇ））を発生する。一方、アップダウンカウンタ
ＵＤＣは、送信開始パルスＢ６が入力されると、スター
トアドレス設定スイッチ群ＳＷ３Ａにより設定されたス
タートアドレス、例えば１番地をプリセットする。
シフトレジスタＳＲ３は読み込みタイミング信号Ｂ７の
タイミングでアップダウンカウンタＵＤＣより出力され
る１番地を示すアドレスデータを読み込み、シフトレジ
スタＳＲ４は同じタイミングで制御データ設定スイッチ
群ＳＷ４により設定された制御データを読み込み、シフ
トレジスタＳＲ３，ＳＲ４はシフト信号Ｂ３によって読
み込んだアドレスデータおよび制御データを順次シフト
し、ゲート制御信号Ｂ４で制御されるアンド回路ＡＮ８
をとおしてゲート制御信号Ｂ４のパルス幅を有する送信
信号ＤＰ（第９図（Ｈ））を出力する。
タイミングでアップダウンカウンタＵＤＣより出力され
る１番地を示すアドレスデータを読み込み、シフトレジ
スタＳＲ４は同じタイミングで制御データ設定スイッチ
群ＳＷ４により設定された制御データを読み込み、シフ
トレジスタＳＲ３，ＳＲ４はシフト信号Ｂ３によって読
み込んだアドレスデータおよび制御データを順次シフト
し、ゲート制御信号Ｂ４で制御されるアンド回路ＡＮ８
をとおしてゲート制御信号Ｂ４のパルス幅を有する送信
信号ＤＰ（第９図（Ｈ））を出力する。
また、タイミング発生回路ＴＡ２は、主同期信号ＣＰ２
の第９番目から第１２番目までのパルスの各々と同じタ
イミングで読み込み信号Ｂ５（第１０図（Ａ））を発生
し、シフトレジスタＳＲ５がこの読み込み信号Ｂ５に基
づいて返信信号ＲＤ（第１０図（Ｂ））を順次読み込
み、監視データを出力端Ｑ０〜Ｑ３に出力し、これによ
って表示素子ＬＥＤ１〜ＬＥＤ４が駆動され、監視デー
タが表示素子ＬＥＤ１〜ＬＥＤ４で表示されることにな
る。なお、第１０図（Ｂ）の返信信号ＲＤは破線で示す
パルスが出ていないときに２の制御が完了したことを表
す。
の第９番目から第１２番目までのパルスの各々と同じタ
イミングで読み込み信号Ｂ５（第１０図（Ａ））を発生
し、シフトレジスタＳＲ５がこの読み込み信号Ｂ５に基
づいて返信信号ＲＤ（第１０図（Ｂ））を順次読み込
み、監視データを出力端Ｑ０〜Ｑ３に出力し、これによ
って表示素子ＬＥＤ１〜ＬＥＤ４が駆動され、監視デー
タが表示素子ＬＥＤ１〜ＬＥＤ４で表示されることにな
る。なお、第１０図（Ｂ）の返信信号ＲＤは破線で示す
パルスが出ていないときに２の制御が完了したことを表
す。
そして、読み込みタイミング信号Ｂ７が立下がると、こ
の立下がりを立下がり検出回路ＤＦが検出して立下がり
エッジパルス（データ送信完了パルス）を発生する。こ
の立下がりエッジパルスはアンドゲートＡＮ９を通って
第９図（Ｊ）の波形となり、さらにオアゲートＯＲ１を
通り可変遅延回路ＤＬを通ってタイミング発生回路ＴＡ
２に入力されることになり、送信開始パルスが入力され
たときと同様の動作を行う。ただしこの場合には、アン
ドゲートＡＮ９の出力がアップダウンカウンタＵＤＣの
クロック入力端ＣＫに入力されるため、アップダウンカ
ウンタＵＤＣのカウント値が前回の１から２へ変化する
ことになり、今回は２番地を示すアドレスデータを前回
と同じ制御データとともに送信し、かつ前回と同様に監
視データを取り込んで表示する。以後、上記と同じ動作
が繰り返され、順次異なる番地を示すアドレスデータと
制御データとを順次送信するとともに、監視データを取
り込んで表示する。
の立下がりを立下がり検出回路ＤＦが検出して立下がり
エッジパルス（データ送信完了パルス）を発生する。こ
の立下がりエッジパルスはアンドゲートＡＮ９を通って
第９図（Ｊ）の波形となり、さらにオアゲートＯＲ１を
通り可変遅延回路ＤＬを通ってタイミング発生回路ＴＡ
２に入力されることになり、送信開始パルスが入力され
たときと同様の動作を行う。ただしこの場合には、アン
ドゲートＡＮ９の出力がアップダウンカウンタＵＤＣの
クロック入力端ＣＫに入力されるため、アップダウンカ
ウンタＵＤＣのカウント値が前回の１から２へ変化する
ことになり、今回は２番地を示すアドレスデータを前回
と同じ制御データとともに送信し、かつ前回と同様に監
視データを取り込んで表示する。以後、上記と同じ動作
が繰り返され、順次異なる番地を示すアドレスデータと
制御データとを順次送信するとともに、監視データを取
り込んで表示する。
そして、アップダウンカウンタＵＤＣが出力するアドレ
スデータが、ストップアドレス設定スイッチ群ＳＷ３Ｂ
により設定されたアドレスデータ（例えば８番地を示す
もの）と一致したときに一致検出回路ＡＤ２の出力が高
レベルから低レベルに変化して、アドレスゲートＡＮ９
が閉じ、タイミング発生回路ＴＡ２へのパルス入力が遮
断され、すべての動作が停止する。
スデータが、ストップアドレス設定スイッチ群ＳＷ３Ｂ
により設定されたアドレスデータ（例えば８番地を示す
もの）と一致したときに一致検出回路ＡＤ２の出力が高
レベルから低レベルに変化して、アドレスゲートＡＮ９
が閉じ、タイミング発生回路ＴＡ２へのパルス入力が遮
断され、すべての動作が停止する。
つぎに、この多重伝送用中継器チェッカの操作手順につ
いて説明する。
いて説明する。
スタートアドレス設定スイッチ群ＳＷ３Ａおよびスト
ップアドレス設定スイッチ群ＳＷ３Ｂをイェックすべき
中継器のスタートアドレスおよびストップアドレスにセ
ットする。
ップアドレス設定スイッチ群ＳＷ３Ｂをイェックすべき
中継器のスタートアドレスおよびストップアドレスにセ
ットする。
制御データ設定スイッチ群ＳＷ４をチェックすべき制
御状態にセットする。
御状態にセットする。
送信開始スイッチＳＷ２を押す（制御サイクル）。
例えば、中継器アドレスを１、制御を２とすれば、送信
信号ＤＰは第１１図（Ａ）のようになり、アドレス１の
中継器ＴＣ１から返信される返信信号ＲＤは第１１図
（Ｃ）のようになり、このときの返信信号ＲＤは一つ前
の制御状態に対応するもので、監視データとはならな
い。
信号ＤＰは第１１図（Ａ）のようになり、アドレス１の
中継器ＴＣ１から返信される返信信号ＲＤは第１１図
（Ｃ）のようになり、このときの返信信号ＲＤは一つ前
の制御状態に対応するもので、監視データとはならな
い。
送信開始スイッチＳＷ２を押す（監視サイクル）。
このときの送信信号ＤＰは第１１図（Ｂ）のようにな
り、アドレス１の中継器ＴＣ１から返信される返信信号
ＲＤは第１１図（Ｄ）のようになり、このときの返信信
号ＲＤの監視データはにおいて送信した送信信号ＤＰ
の制御データに対応した結果を示すものであり、にお
ける制御データとにおける開始データとを比較すれ
ば、アドレス１の中継器ＴＣ１の制御２の動作がチェッ
クできる。アドレス２〜８の中継器ＴＣ２〜ＴＣ８につ
いても同様にチェックできる。
り、アドレス１の中継器ＴＣ１から返信される返信信号
ＲＤは第１１図（Ｄ）のようになり、このときの返信信
号ＲＤの監視データはにおいて送信した送信信号ＤＰ
の制御データに対応した結果を示すものであり、にお
ける制御データとにおける開始データとを比較すれ
ば、アドレス１の中継器ＴＣ１の制御２の動作がチェッ
クできる。アドレス２〜８の中継器ＴＣ２〜ＴＣ８につ
いても同様にチェックできる。
なお、このチェックは各制御について順次行う。
このように構成した結果、各中継器ＴＣ１〜ＴＣ８の回
路のチェック，中継器渡り線のチェック，端末器配線の
チェックを行うことができる。また、バッテリ電源ＢＴ
によって作動し、かつ小型軽量であるため、持ち運びが
容易であり、中継器トラブルの原因解明を迅速に行うこ
とができる。
路のチェック，中継器渡り線のチェック，端末器配線の
チェックを行うことができる。また、バッテリ電源ＢＴ
によって作動し、かつ小型軽量であるため、持ち運びが
容易であり、中継器トラブルの原因解明を迅速に行うこ
とができる。
ここで、第８図において、オアゲートＯＲ１とタイミン
グ回路ＴＡ２との間にある可変遅延回路ＤＬについて、
第１２図および第１３図に基づいて説明する。
グ回路ＴＡ２との間にある可変遅延回路ＤＬについて、
第１２図および第１３図に基づいて説明する。
上記の可変遅延回路ＤＬは、遅延時間を調整できるもの
で、微分回路ＤＦの出力パルスがタイミング発生回路Ｔ
Ａ２に加えられるタイミングを調整できるものである。
で、微分回路ＤＦの出力パルスがタイミング発生回路Ｔ
Ａ２に加えられるタイミングを調整できるものである。
このように構成したため、送信開始スイッチＳＷ２を１
回押すだけで、すべての中継器ＴＣ１〜ＴＣ８に対して
同一の制御データを送ることができ、操作がきわめて容
易になる。また、制御サイクルでは可変遅延回路ＤＬの
遅延時間を短くすることで、各中継器ＴＣ１〜ＴＣ８へ
のアドレスおよび制御データの送信間隔Ｔを短くするこ
とができて、制御を迅速に行うことができる（全制御時
間を短くできる）。一方、監視サイクルでは、可変遅延
回路ＤＬの遅延時間を長くすることで各中継器ＴＣ１〜
ＴＣ８へのアドレスおよび制御データの送信間隔Ｔを長
くすることができ、したがって各中継器ＴＣ１〜ＴＣ８
からの監視データの受信間隔を長くすることができ、し
たがって監視データを表示する表示素子ＬＥＤ１〜ＬＥ
Ｄ４の点灯時間を長くすることができ、その結果、各中
継器ＴＣ１〜ＴＣ８の制御データと監視データの突き合
わせを余裕をもって行うことができ、動作のチェックを
確実に行うことができる。
回押すだけで、すべての中継器ＴＣ１〜ＴＣ８に対して
同一の制御データを送ることができ、操作がきわめて容
易になる。また、制御サイクルでは可変遅延回路ＤＬの
遅延時間を短くすることで、各中継器ＴＣ１〜ＴＣ８へ
のアドレスおよび制御データの送信間隔Ｔを短くするこ
とができて、制御を迅速に行うことができる（全制御時
間を短くできる）。一方、監視サイクルでは、可変遅延
回路ＤＬの遅延時間を長くすることで各中継器ＴＣ１〜
ＴＣ８へのアドレスおよび制御データの送信間隔Ｔを長
くすることができ、したがって各中継器ＴＣ１〜ＴＣ８
からの監視データの受信間隔を長くすることができ、し
たがって監視データを表示する表示素子ＬＥＤ１〜ＬＥ
Ｄ４の点灯時間を長くすることができ、その結果、各中
継器ＴＣ１〜ＴＣ８の制御データと監視データの突き合
わせを余裕をもって行うことができ、動作のチェックを
確実に行うことができる。
また、外部機器（端末器）制御がかかっている時間が重
ならないようにできることにより、最大消費電流を少な
く抑えることができる。
ならないようにできることにより、最大消費電流を少な
く抑えることができる。
この発明の多重伝送用中継器チェッカによれば、きわめ
て簡単な操作を行うだけですべての中継器を個別にチェ
ックすることができ、各中継器のトラブルの解明を迅速
に行うことができる。また、この発明によると、制御サ
イクルでは、可変遅延回路の遅延時間を短く設定するこ
とで中継器へのアドレスおよび制御データの送信間隔を
短くすることができて制御を迅速に行うことができ、全
制御時間を短くすることができる。また、監視サイクル
では、可変遅延回路の遅延時間を長く設定することで、
中継器からの監視データの受信間隔を長くすることがで
き、監視データを表示する表示素子の点灯時間を長くす
ることができ、中継器の制御データと監視データとの突
き合わせを余裕をもって行うことができ、動作のチェッ
クを確実に行うことができる。
て簡単な操作を行うだけですべての中継器を個別にチェ
ックすることができ、各中継器のトラブルの解明を迅速
に行うことができる。また、この発明によると、制御サ
イクルでは、可変遅延回路の遅延時間を短く設定するこ
とで中継器へのアドレスおよび制御データの送信間隔を
短くすることができて制御を迅速に行うことができ、全
制御時間を短くすることができる。また、監視サイクル
では、可変遅延回路の遅延時間を長く設定することで、
中継器からの監視データの受信間隔を長くすることがで
き、監視データを表示する表示素子の点灯時間を長くす
ることができ、中継器の制御データと監視データとの突
き合わせを余裕をもって行うことができ、動作のチェッ
クを確実に行うことができる。
第１図は従来の多重伝送制御システムの概略図、第２図
はその中継器の回路図、第３図，第４図および第５図は
その各部のタイミング図、第６図および第７図は中継器
の要部具体回路図、第８図はこの発明の一実施例の多重
伝送用中継器チェッカの回路図、第９図，第１０図およ
び第１１図はその各部のタイミング図、第１２図は可変
遅延回路の具体構成を示す回路図、第１３図はそのタイ
ミング図である。 ＢＴ……バッテリ電源（電源回路）、ＳＷ３Ａ……スタ
ートアドレスデータ設定スイッチ、ＳＷ３Ｂ……ストッ
プアドレスデータ設定スイッチ、ＵＤＣ……アップダウ
ンカウンタ（アドレス発生器）、ＳＷ４……制御データ
設定スイッチ、ＳＷ２……送信開始スイッチ、ＴＡ２…
…タイミング発生回路、ＳＩ……スイッチ入力回路、Ｓ
Ｒ３，ＳＲ４……第１のシフトレジスタ、ＳＲ５……第
２のシフトレジスタ、ＬＥＤ１〜ＬＥＤ４……表示素子
（表示器）、ＤＦ……立下がり検出回路、ＯＲ１……オ
ア回路（論理和回路）、ＤＬ……可変遅延回路、ＡＤ２
……一致検出回路、ＡＮ９……アンドゲート（遮断ゲー
ト）
はその中継器の回路図、第３図，第４図および第５図は
その各部のタイミング図、第６図および第７図は中継器
の要部具体回路図、第８図はこの発明の一実施例の多重
伝送用中継器チェッカの回路図、第９図，第１０図およ
び第１１図はその各部のタイミング図、第１２図は可変
遅延回路の具体構成を示す回路図、第１３図はそのタイ
ミング図である。 ＢＴ……バッテリ電源（電源回路）、ＳＷ３Ａ……スタ
ートアドレスデータ設定スイッチ、ＳＷ３Ｂ……ストッ
プアドレスデータ設定スイッチ、ＵＤＣ……アップダウ
ンカウンタ（アドレス発生器）、ＳＷ４……制御データ
設定スイッチ、ＳＷ２……送信開始スイッチ、ＴＡ２…
…タイミング発生回路、ＳＩ……スイッチ入力回路、Ｓ
Ｒ３，ＳＲ４……第１のシフトレジスタ、ＳＲ５……第
２のシフトレジスタ、ＬＥＤ１〜ＬＥＤ４……表示素子
（表示器）、ＤＦ……立下がり検出回路、ＯＲ１……オ
ア回路（論理和回路）、ＤＬ……可変遅延回路、ＡＤ２
……一致検出回路、ＡＮ９……アンドゲート（遮断ゲー
ト）
Claims (1)
- 【請求項１】電源電圧と、周期的なパルスからなる主同
期信号およびこの主同期信号より１８０度位相が進みア
ドレスデータおよび制御データのビット数分の周期の間
パルスを発生しその後の一定数の周期の間パルス発生を
中止する副同期信号と、前記アドレスデータおよび制御
データからなる送信信号とが受信機より送られ、前記ア
ドレスデータと自己アドレスとが一致したときに前記制
御データに応じて端末器を制御し、前記端末器の制御状
態の監視データからなる返信信号を前記制御データと同
じタイミングで前記受信機へ送るサイクル動作を繰り返
す中継器をチェックするための多重伝送用中継器チェッ
カであって、 チェックすべき複数台の中継器をそれぞれ示す複数の連
続したアドレス群の中のスタートアドレスデータおよび
ストップアドレスデータをそれぞれ設定するスタートア
ドレスデータ設定スイッチおよびストップアドレスデー
タ設定スイッチと、 前記スタートアドレスデータ設定スイッチにより設定さ
れたスタートアドレスデータを初期値としデータ送信完
了検出パルス信号に応答して発生するアドレスデータを
順次更新するアドレス発生器と、 前記制御データを設定する制御データ設定スイッチと、 送信開始スイッチと、 前記中継器に対する電源電圧を発生する電源回路と、 前記主同期信号および副同期信号を発生し、制御サイク
ルにおける前記送信開始スイッチの操作による信号と前
記副同期信号とに基づいて前記アドレス発生器から出力
されるアドレスデータおよび前記制御データ設定スイッ
チにより設定した制御データの先頭ビットに対応した前
記主同期信号のパルスの半周期前の前記副同期信号のパ
ルスと同じタイミングで立上がる読み込みタイミング信
号を発生し、前記アドレスデータおよび制御データの各
ビットにそれぞれ対応した前記主同期信号のパルスの半
周期前の前記副同期信号の各パルスのタイミングでシフ
ト信号を発生し、前記制御データに対応した前記主同期
信号のパルスの各々と同じタイミングで読み込み信号を
発生し、前記アドレスデータおよび制御データの最終ビ
ットに対応した前記主同期信号のパルスの発生後に前記
読み込みタイミング信号を立下げるタイミング発生回路
と、 前記読み込みタイミング信号に応答して前記アドレスデ
ータおよび制御データを読み込み、前記シフト信号に応
答して前記アドレスデータおよび制御データを順次シフ
トして前記送信信号として直列に出力する第１のシフト
レジスタと、 前記中継器から送られる返信信号の監視データを前記読
み込み信号に応答して順次シフトしながら読み込んで並
列に出力する第２のシフトレジスタと、 この第２のシフトレジスタの出力を表示する表示器と、 前記読み込みタイミング信号の立下がりを検出して前記
データ送信完了検出パルス信号を発生する立下がり検出
回路と、 前記データ送信完了検出パルス信号を前記タイミング発
生回路へ前記送信開始スイッチの操作による信号と論理
和合成状態で供給することにより前記タイミング発生回
路からつぎのサイクルにおいて読み込みタイミング信号
を再度発生させる論理和回路と、 前記データ送信完了検出パルス信号の前記タイミング発
生回路の伝達を遅延させる可変遅延回路と、 前記アドレス発生器から出力されるアドレスデータと前
記ストップアドレスデータ設定スイッチにより設定した
ストップアドレスデータとの一致を検出する一致検出回
路と、 この一致検出回路の一致検出出力に応答して前記データ
送信完了検出パルス信号の前記タイミング発生回路への
供給を遮断する遮断ゲートとを備え、 前記可変遅延回路の遅延時間を、中継器に制御データを
送る制御サイクルで短く設定するとともに、前記制御サ
イクルの後で前記中継器から監視データを受け取る監視
サイクルで長く設定したことを特徴とする多重伝送用中
継器チェッカ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056807A JPH0666802B2 (ja) | 1984-03-23 | 1984-03-23 | 多重伝送用中継器チエツカ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056807A JPH0666802B2 (ja) | 1984-03-23 | 1984-03-23 | 多重伝送用中継器チエツカ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199256A JPS60199256A (ja) | 1985-10-08 |
| JPH0666802B2 true JPH0666802B2 (ja) | 1994-08-24 |
Family
ID=13037660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056807A Expired - Lifetime JPH0666802B2 (ja) | 1984-03-23 | 1984-03-23 | 多重伝送用中継器チエツカ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666802B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434855A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Automatic meter examination apparatus |
| JPS56138393A (en) * | 1980-03-31 | 1981-10-28 | Matsushita Electric Works Ltd | Time sharing multiplex transmission controller |
| JPS57133794A (en) * | 1981-02-13 | 1982-08-18 | Hitachi Ltd | Signal transmitting system |
-
1984
- 1984-03-23 JP JP59056807A patent/JPH0666802B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60199256A (ja) | 1985-10-08 |
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