JPH036059A

JPH036059A - 交流制御素子

Info

Publication number: JPH036059A
Application number: JP14143989A
Authority: JP
Inventors: Ryoichi Ikuhashi; 良一生橋
Original assignee: Toa Boshoku Co Ltd
Current assignee: Toa Boshoku Co Ltd
Priority date: 1989-06-02
Filing date: 1989-06-02
Publication date: 1991-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、交流制御素子に関し、特にトリガ素子を内蔵
したトライアックに関する。

［従来の技術及びその問題点］一般に、１〜ライアツクは、幾何学的には２つのサイリ
スタが逆並列に同一チップ内に配列されたものてあり、
スイッチ及び交流電力制御に多く用いられているか、大
電力制御に適用された場合やモータのような高誘導負荷
に適用された場合、蓄積された電荷の残存によって、ゲ
ート信号なしにターンオンする制御不能の状態になる危
険性か非常に高い。これを防止するためには、転流臨界
オフ電圧上昇率（ｄＶ／ｄｔ）。の大きいトライアック
を使用しなければならない。ところが、一般に市販され
ているトライアックでは、　　（ｄＶ／ｄｔ）ｃは５ｖ
／　ｇ　Ｓ程度であるので、ゲート信号なしにターンオ
ンするのを完全に阻止することかできない９そこて、転
流時の（ｄＶ／ｄｔ）ｃを抑制するために、トライアッ
クに並列にスナバ抵抗塁とスナバコンデンサの直列回路
からなるスナバ回路を設けることが行なわれている。

ところで詳細な計算式は省略するか、トライアックと誘
導負荷とを直列に接続し、このトライアックに並列にス
ナバ回路を設けた場合、スナバコンデンサの容１ｃとト
ライアックの（ｄＶ／ｄｔ）ｃとの間にはの関係か成立する。ただし、Ｌは誘導負荷のインダクタ
ンス、Ｅは誘導負荷及びトライアックの直列回路に印加
される電圧の最大値である。上述したようニ（ｄＶ／ｄ
ｔ）ｃ　ノ値は、５Ｖ／、Ｓ程度てあり、ＬをｌｏｍＨ
，Ｅを１６０ｖとすると、Ｃは約０．１ｕＦ必要となる
。また、ＥやＬが他の値であってもＣを約０．１ｇＦと
することか一般に多く行なわれている。

従って、ゲート信号なしにターンオンすることを防止す
るためには、各トライアックに約０．１μＦの容量のス
ナバコンデンサを−々接続しなければならず、その作業
か面倒であり、またコストか高くなるという問題点があ
った。

ところで、（１）式において（ｄＶ／ｄｔ）ｃを大きく
することかできれば、スナバ容量Ｃは小さくなる。従っ
て、特別にスナバコンデンサを設けなくてもトライアッ
クの内部容量のみで充分スナバ回路としての機能を果た
すので、特別にスナバ回路を設ける必要かなくなる。そ
のため、（ｄＶ／ｄＬ）ｃの大きいトライアックの開発
か望まれていた。

（ｄＶ／ｄｔ）。を大きくしようとする場合、（１）ト
ライアックを構成するように同一チップ内に設けられて
いるサイリスタ間の距離を離すこと、（２）トライアッ
クを流れるキャリヤのライフタイムを短くすること、（
３）トライアックに蓄積された電荷をバイパスすること
等が考えられる。しかし、（１）の方法ては、ターンオ
ンさせることか困難となり、（２）、（３）では他の特
性に悪影響を与えたり、製作か構造上困難になるという
問題点があった。

本発明は、（１）の技術を発展させて（ｄν／ｄｔ）。

を大きくしたトライアックを提供することを目的とする
。

［課題を解決するための手段］上記の目的を達成するための本発明は、大まかに言うと
、１つの半導体基体内に間隔をおいて２つのサイリスタ
を逆並列に設け、これら２つのサイリスタ間に、これら
をトリガする素子を設け。

一方のサイリスタのアノードと他方のサイリスタのカソ
ードとを一方の端子に接続し５一方のサイリスタのカソ
ードと他方のサイリスタのアノードとを他方の端子に接
続し、トリガ素子をゲート端子に接続したものである。

［作用１本発明によるトライアックによれば、一方の端子と他方
の端子との間に交流電圧を印加し、ゲート端子にゲート
信号を供給すると、トリガ素子がゲート信号の極性及び
両端子間に印加されている電圧の極性に応じていずれか
のサイリスタをターンオンさせる。

［実施例］第１図において、２は半導体基体で、相対向する２つの
主表面４．６を有している。この半導体基体２は、主表
面４．６側に第１の導電型、例えばＰ型の層Ｐ１、Ｐ２
を有し、これらＰｌ、２２層間に、第１の導電型とは逆
の導電型、例えばＮ型の層Ｎ３層を有する。

主表面２における一方の端部側に偏った位置に主表面４
側に露出した状態てＮ４層か２１層内に形成されている
。また、主表面４における他方の端部側に偏った位置に
、主表面６側に露出した状態でＮｓ層が２２層内に形成
されている。従って、Ｎ４層、２１層、Ｎ３層、２２層
によって、半導体基体２の一方の端部側に偏って一方の
サイリスタ８か形成され、Ｎ５層、２２層、Ｎ３層Ｐ４
層によって、半導体基体２の他方の端部に偏って他方の
サイリスタ１０か形成されている。これら両サイリスタ
８．１０間の距離は、通常のトライアックにおける２つ
のサイリスタ間の距離よりも大きくされている。

これらサイリスタ８．１０間に、Ｎ６層、Ｎ７層、Ｎ６
層、Ｎ９層か設けられ、これらがＮ３層、２１層、２２
層と共に、トリガ素子１２を形成している。即ち、Ｎ６
層は主表面４のほぼ中央部に主表面４偶に露出した状態
で２０層内に設けられ、このＮ６層とＮ１層との間に、
Ｎ６層側に比較的偏ってＮ７層か主表面４＠に露出した
状態て２１層内に設けられている。このＮ７層は、Ｎ６
層とほぼ同様な幅寸法を有している。また、Ｎ８層は、
主表面６＠に露出した状態て２２層内にサイリスタ１０
側に偏って形成されている。このＮ８層は、幅寸法かＮ
６層よりも大きく、その一方の端部、即ちサイリスタ８
側の端部は、Ｎ６層の一方の端部、即ちサイリスタ８側
の端部よりも他方の端部、即ちサイリスタ１０側に偏っ
た位置に位置している。即ち、Ｎ６層の一部はＮ、３層
の一部と対向している。また、Ｎ９層は主表面４偶に露
出した状態で２１層内にＮ８層と相対向するように形成
されている。このＮ９層はＮ８層よりも幅寸法か小さく
形成されている。

そして、主表面６にはこれを被うように電極１４が形成
され、Ｔ２端子に接続されている。また主表面４側には
、Ｎ５層と相対向するように電極１６か形成され、また
Ｎ４層と２１層とに接触するように電極１８か形成され
、電極」６、Ｉ８は電気的に接続され、端子Ｔ１に接続
されている。さらに、Ｎ６層と２１層とに接触するよう
にゲート電極２０か主表面４側に形成され、ゲート端子
Ｇに接続されている。さらに、Ｎ７層と２０層とに接触
するように主表面４側に補助電極２２が形成され、Ｎ９
層と２１層とに接触するように主表面４偏に補助電極２
４か形成されている。これら両補助電極２２．２４は電
気的に接続されている。

以下、第２図乃至第５図を参照しなから１このトライア
ックの動作について説明する。このトライアックも通常
のトライアックと同様に４つのモードで動作する。第２
図は、Ｔｌ端子か負、Ｔ２端子が正、ゲート端子Ｇか正
のトリガモートｌの場合で、Ｎ７層はゲート端子Ｇより
も低くＴｌ端子よりも高い電位である。このとき、ゲー
ト電流が同図に点線の矢印で示すように２１層内を電極
１８に向って流れ、２１層の横方向電圧降下によりＰＩ
Ｊ５とＮ７層との接合が順バイアスされ、Ｎ７層から電
子の注入かＮ３層に行なわれる。その結果、Ｎ３層の電
位か下がり、２２層とＮ３層との接合が順バイアスされ
、２２層から正孔の注入か開始され、矢印Ａで示すよう
に電流が流れる。この電流かＮ４層の下方の２３層を流
れ、２１層の横方向電圧降下によりＰ□層とＮ４層との
接合を順バイアスし、Ｎ４層からＮ３層へ電子の注入か
行なわれ、２２層とＮ１層との接合を順バイアスし、２
２層から正孔の注入が行なわれ、矢印Ｂで示すように主
電流が流れ、サイリスタ８がターンオンする。即ち、ト
リガモードエては、Ｎ２層。

２１層、Ｎ１層、２２層て形成したトリガ用のサイリス
タ２６かゲート電流によってターンオンし、これによっ
てサイリスタ８をトリガするものである。

第３図はＴ１端子か負、Ｔ２端子が正、ゲート端子Ｇか
正のトリガモード２の場合て２ゲート電流か点線で示す
ようにＴ１端子からゲート端子Ｇに流れる。このとき２
１層の横方向電圧降下によってＮ６層と２１層との接合
が順バイアスされ、Ｎ３層へ電子の注入か行なわれる。

その結果、Ｎ１層と２２層との接合か順バイアスされ、
Ｐ２、層から正孔の注入か行なわれ、矢印Ｃて示すよう
に電流が流れる。この電流、即ち正孔の一部がＮ７層に
流れ、Ｎ９層とＰ□層との接合を順バイアスし、Ｎ７層
からＮ３層に電子の注入が行なわれ、上述したのと同様
に２２層から正孔の注入か開始され、矢印りて示すよう
に電流か流れ、この電流かＮ４層の下方の２１層を流れ
、トリガモートｌて説明したのと同様にサイリスタ８か
ターンオンする。即ちトリガモード２ては、Ｎ６Ｆｅ、
２３層、Ｎ３層、２２層で形成した第１のトリガ用サイ
リスタ２８か、Ｎ７層、２１層、Ｎｆｆ層、２２層で形
成した第２のトリガ用サイリスタ３０をターンオンし、
第２のトリガ用サイリスタ３０がターンオンしたことに
よりサイリスタ８をターンオンさせるものである。

第４図はＴｌ端子が正、Ｔ２端子が負、ゲート端子Ｇが
正であるトリガモード３て、この場合、補助電極２４の
電位、即ちＮ９層と、これの横の２１層との電位は、Ｔ
１端子の電位より高く、ゲート端子Ｇの電位よりも低い
電位である。この場合、点線で示すようにゲート電流か
流れ、Ｐｌｅの横方向電圧降下によりＮ９層と２１層と
の接合か順バイアスされ、Ｎ９層からＮ３層へ電子の注
入が行なわれる。その結果、もともと順バイアスされて
いた２１層とＮ３層との接合がさらに順バイアスされ、
ｐ＋Ｆから正孔の注入が開始され、この正孔電流が２２
層とＮ８層との接合を順バイアスし、Ｎ８から電子の注
入が開始される。その結果、矢印Ｅで示すように電流か
流れるが、？！！極Ｉ６下の２１層からも正孔か注入さ
れ、Ｎ７層と２２層との接合が順バイアスされ、Ｎ５層
から電子の注入が開始され、矢印Ｆて示すように電流か
流れ、サイリスタ１０がターンオンする。即ちトリガモ
ード３では、Ｎ９層、２１層、Ｎ３層、Ｎ８層で構成し
たトリガ用サイリスタ３２によってサイリスタＩＯをタ
ーンオンするものである。

第５図は端子ＴＩが正、端子Ｔ２か負、ゲート端子Ｇが
負であるトリガモード４の場合で、この場合も補助電極
２４の電位、即ちＮ９層と、これの横のＰ＋層との電位
は、Ｔ１端子の電位より低く　ゲート端子Ｇの電位より
も高い電位である。

ゲート電流か点線で示すように流れ、Ｎ６層と２１層と
の接合を順バイアスし、Ｎ６層からの電子の注入が開始
される。その結果、もともと順バイアスされていた２１
層とＮｆｆ層との接合かさらに順バイアスされ、２１層
から２２層へ向って正孔の注入が開始され、２２層とＮ
６層との接合が順バイアスされ、Ｎ８層から電子の注入
が開始され、矢印Ｇで示すように電流か流れる。このと
き、電極１６の下方の２１層からも正孔の注入か開始さ
れ、Ｎ５層と２２層との接合を順バイアスし、ＮＳ層か
らの電子の注入が開始される。これによって、矢印Ｈで
示すように電流か流れ、サイリスタｌＯかターンオンす
る。即ち、　トリガモート４ては、Ｎ６層、Ｐｔ層、Ｎ
：１層で形成したトランジスタ３４によって、２１層、
Ｎ：１層、２２層、Ｎ８層によって形成されたトリガ用
サイリスタ３６をターンオンさせ、これによってサイリ
スタ１０をターンオンさせるものである。

上記の実施−例では、トリガモート３でも動作させるた
めに、Ｎ９層を形成したか、トリガモート３で動作させ
る必要がない場合、Ｎ９層を除去すればよい。さらに、
上記の実施例ては、Ｎ５層とＮ８層とを個別に設けたか
、第１図に点線で示すようにＮ５層とＮ８層とを一体に
設けてもよい。

また、上記の実施例では、Ｎ７．Ｎ９層をそれぞれ一個
づつ設けたか、第１図に点線て示すように複数個設けて
もよい。

［発明の効果］以上述べたように５本発明によれば、同一チップ内に設
けた２つのサイリスタ間にトリガ用の素子を設けた構成
であるので、これら２つのサイリスタ間の距離を広げて
も、確実にターンオンさせることかできる。従って、２
つのサイリスタ間の距離を広げることにより、（ｄＶ／
ｄｔ）ｃを大きくすることができ、スナバコンデンサを
設けなくてもゲート信号がない状態て誤ってターンオン
する制御不能の状態になることを防止てき、スナバコン
デンサを取付ける手間が不要となり、スナバコンデンサ
分たけコストを下げることかできる。

【図面の簡単な説明】

第１図は本発明による交流制御素子の１実施例の縦断面
図、第２図は同実施例のトリガモードｌての動作状態の
説明図、第３図は同実施例のトリ施例のトリガモード３
での動作状態の説明図、Ａ同実施例のトリガモード４で
の動作状態の説明図である。２・・・・半導体基体、４・・・・第１の主表面、６・
・・・第２の主表面、１４・・・・第３電極、１６・・
・・第１電極、１８・・・・第２電極、２０・・・・ゲ
ート電極、２２・・・・第２補助ゲート電極、２４・・
・・第１補助ゲート電極、ＰＩ・・・・第１層、Ｐ２・
・・・・第２層、Ｎ３・・・・第３層、Ｎ４・・・・・
第４層、Ｎ５・・・・・第５Ｎ、Ｎ、・・・・・第６層
、Ｎ？・・・・・第７層、Ｎ６・・・・・第８層。Ｎ９・・・・・第９層。第１第２

Claims

【特許請求の範囲】

（１）相対向する第１及び第２の主表面を有し、第１及
び第２の主表面側にそれぞれ第１の導電型の第１層及び
第２層を有し、これら第１層及び第２層間に第１の導電
型とは逆の導電型である第２の導電型の第３層を有する
半導体基体と、第１の主表面側における一方の端部に偏って設けられた
第２の導電型の第４層と、第２の主表面側における他方の端部に偏って設けられた
第２の導電型の第５層と、第１の主表面側におけるほぼ中央部に設けられた第２の
導電型の第６層と、第１の主表面側における第４層と第６層との間に設けら
れた第２の導電型の第７層と、第２の主表面側において第５層と連なってまたはこれと
別個に設けられ上記一方側の端部が上記第６層の上記一
方側の端部よりも上記他方側にある第２の導電型の第８
層と、第１の主表面側において第５層と対向した状態に第１層
と接触して設けられた第１電極部と、第１の主表面側に
おいて第４層と第１層とに接触して設けられ第１電極部
と電気的に接続されている第２電極部と、第２の主表面と接触した状態に設けられた第３電極と、第１の主表面側において第６層と第１層とに接触した状
態に設けられたゲート電極と、第１の主表面側において第８層と対向するように設けら
れた第１補助ゲート電極と、第１の主表面側において第７層と第１層とに接触する状
態に設けられ第１補助ゲート電極と電気的に接続された
第２補助ゲート電極とを、具備する交流制御素子。
（２）第１の主表面側に第８層と対向した状態にかつ第
１補助ゲート電極の一部と接触した状態に設けられた第
２の導電型の第９層を有することを特徴とする請求項１
記載の交流制御素子。