JPS6142960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6142960A JPS6142960A JP59165143A JP16514384A JPS6142960A JP S6142960 A JPS6142960 A JP S6142960A JP 59165143 A JP59165143 A JP 59165143A JP 16514384 A JP16514384 A JP 16514384A JP S6142960 A JPS6142960 A JP S6142960A
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- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にソース、ド
レイン領域の形成に改良を加えたＭＯ８型トランジスタ
に係る。
レイン領域の形成に改良を加えたＭＯ８型トランジスタ
に係る。
周知の如（、ＭＯ８型トランジスタにおいては、素子の
微細化に伴ない、スケーリング則に従って接合深さは浅
く形成する必要がある。即ち、ソース、ドレイ／接合を
浅くすることによシ、ケ°−ト電極下へのソース、ドレ
イン領域の横方向への拡散を低減して、ゲート電極とソ
ース、ドレイン領域とのオーバラップ容量を抑制するこ
とが一般に行なわれている。
微細化に伴ない、スケーリング則に従って接合深さは浅
く形成する必要がある。即ち、ソース、ドレイ／接合を
浅くすることによシ、ケ°−ト電極下へのソース、ドレ
イン領域の横方向への拡散を低減して、ゲート電極とソ
ース、ドレイン領域とのオーバラップ容量を抑制するこ
とが一般に行なわれている。
ところで、ＭｏＳ型トランジスタにおいては、一般に、
半導体基板と透導ｉ！型の配線としての拡散層はソース
、ドレイン領域と同一の工程によシ同一の接合深さで形
成されている。
半導体基板と透導ｉ！型の配線としての拡散層はソース
、ドレイン領域と同一の工程によシ同一の接合深さで形
成されている。
しかしながら、素子の微細化に伴なう接合深さの縮小に
よシ、拡散層の抵抗の増大、ソース、ドレイン領域の夫
々の抵抗の増大、及び拡散層と半導体基板とのＰ−Ｎ接
合耐圧の低下を招く。
よシ、拡散層の抵抗の増大、ソース、ドレイン領域の夫
々の抵抗の増大、及び拡散層と半導体基板とのＰ−Ｎ接
合耐圧の低下を招く。
また、接合深さの縮小は、例えば第２図の５Ｏ８（Ｓｔ
１ ｉ ｃｏｎ−Ｏｎ−８ａｐｐｈ １Ｉ−ａｒ＊
）ＭｏＳ型トランジスタにおいても問題点が生じる。こ
こで、図中の１はサファイア（絶縁性基板）である。こ
のサファイア１上にＰＷの半導体層２が設けられ、この
半導体層２表面に１゛型のソース、ドレイン領域３．４
が設けられかつ同半導体層２上にデート酸化膜５を介し
てゲート電極６が設けられている。即ち、第２図のトラ
ンジスタにおいて、ゲート電極６とソース、ドレイン領
域３．４のオーバラップキャパシタンスを低減するため
、図示したように接合深さを浅く形成すると、ンーース
、ドレイン領域３，４がサファイア１まで到達せず、接
合容量が増大する。その結果、素子動作の高速化が妨げ
られる。
１ ｉ ｃｏｎ−Ｏｎ−８ａｐｐｈ １Ｉ−ａｒ＊
）ＭｏＳ型トランジスタにおいても問題点が生じる。こ
こで、図中の１はサファイア（絶縁性基板）である。こ
のサファイア１上にＰＷの半導体層２が設けられ、この
半導体層２表面に１゛型のソース、ドレイン領域３．４
が設けられかつ同半導体層２上にデート酸化膜５を介し
てゲート電極６が設けられている。即ち、第２図のトラ
ンジスタにおいて、ゲート電極６とソース、ドレイン領
域３．４のオーバラップキャパシタンスを低減するため
、図示したように接合深さを浅く形成すると、ンーース
、ドレイン領域３，４がサファイア１まで到達せず、接
合容量が増大する。その結果、素子動作の高速化が妨げ
られる。
本発明は上記事情に鑑みてなされたもので、ゲート電極
とソース、ドレイン領域間のオーバーラツプ容量を低減
するとともに、ソース、ドレイン領域等の抵抗を低減し
、かつＳＯＳの様な５ｏｌ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）に訃いては接合容量を低減し得る半
導体装置の製造方法を提供することを目的とする。″ 〔発明の概要〕 本発明は、ゲート電極近傍は従来法によシ浅い不純物領
域を、かつゲート電極近傍を除く素子領域にはプロトン
等電気的特性に寄与しない質量の小さい物質のイオン注
入等によシ深い不純物領域を夫々側々に制御して形成し
、もって上記目的を達成しようとするものである。
とソース、ドレイン領域間のオーバーラツプ容量を低減
するとともに、ソース、ドレイン領域等の抵抗を低減し
、かつＳＯＳの様な５ｏｌ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）に訃いては接合容量を低減し得る半
導体装置の製造方法を提供することを目的とする。″ 〔発明の概要〕 本発明は、ゲート電極近傍は従来法によシ浅い不純物領
域を、かつゲート電極近傍を除く素子領域にはプロトン
等電気的特性に寄与しない質量の小さい物質のイオン注
入等によシ深い不純物領域を夫々側々に制御して形成し
、もって上記目的を達成しようとするものである。
本発明において、プロトン等の物質をイオン注入した領
域では空孔争点が発生し、この存在によシ熱処理時にか
かる領域の砒素等の不純物が上記物質をイオン注入しな
い領域と比べ、拡散が急速に起こシ（増速拡散）、深い
拡散領域が形成される。
域では空孔争点が発生し、この存在によシ熱処理時にか
かる領域の砒素等の不純物が上記物質をイオン注入しな
い領域と比べ、拡散が急速に起こシ（増速拡散）、深い
拡散領域が形成される。
以下、本発明をＮチャネルのＭｏＳ型トランジスタの製
造に適用した場合について第１図（、）〜（Ｃ）を参照
して説明する。
造に適用した場合について第１図（、）〜（Ｃ）を参照
して説明する。
（１） まず、例えばＰ型のシリコン基板１１上にシ
リコン酸化膜１２を形成した後、基板１１の索子領域１
３及び配線領域１４に対応する酸化膜１２を選択的に除
去し、開口部１５．１６を形成した。つづいて、開口部
１５から露出する素子領域１３にはゲート酸化膜１７を
介して多結晶シリコンからなるゲート電極１８を形成し
た。次いで、このゲート電極１８をマスクとして素子領
域１３に例えば砒素をイオン注入し浅い第１の不純物領
域１９ｇ、１９ｂを形成した。
リコン酸化膜１２を形成した後、基板１１の索子領域１
３及び配線領域１４に対応する酸化膜１２を選択的に除
去し、開口部１５．１６を形成した。つづいて、開口部
１５から露出する素子領域１３にはゲート酸化膜１７を
介して多結晶シリコンからなるゲート電極１８を形成し
た。次いで、このゲート電極１８をマスクとして素子領
域１３に例えば砒素をイオン注入し浅い第１の不純物領
域１９ｇ、１９ｂを形成した。
この際、前記配線領域１４にも砒素がイオン注入されて
浅い第２の不純物領域２０が形成された（第１図（、）
図示）。なお、イオン注入の代シに拡散を行なってもよ
い。
浅い第２の不純物領域２０が形成された（第１図（、）
図示）。なお、イオン注入の代シに拡散を行なってもよ
い。
（２） 次に、全面に被膜としてのＡｌ薄膜２１を堆
積した後、写真蝕刻法等を用いてゲート電極１８、ゲー
ト酸化膜１７の周囲のみにＡｌ薄膜２１を残存させた。
積した後、写真蝕刻法等を用いてゲート電極１８、ゲー
ト酸化膜１７の周囲のみにＡｌ薄膜２１を残存させた。
つづいて、このＡＪ薄膜２１をマスクとして基板１１の
第１の不純物領域１９ｍ、１９ｂに、シリコン中で電気
的特性に寄与しない質量の小さい物質としてのプロトン
（Ｈ＋）のような粒子線を注入し、注入層２２＊＊２２
ｂを形成した。この際、第２の不純物領域２Ｑにも注入
層２３が形成された（第１図（ｂ）図示）。
第１の不純物領域１９ｍ、１９ｂに、シリコン中で電気
的特性に寄与しない質量の小さい物質としてのプロトン
（Ｈ＋）のような粒子線を注入し、注入層２２＊＊２２
ｂを形成した。この際、第２の不純物領域２Ｑにも注入
層２３が形成された（第１図（ｂ）図示）。
（３）次に、ＡＪ薄膜２１を除去した後、熱処理を行な
った。その結果、プロトンを注入した素子領域の砒素は
、プロトンを注入しない素子領域の砒素よりも速く拡散
され深い第３の不純物領域２４ａ、２４ｂが形成された
。ここで、ゲート電極近傍の第１の不純物領域１９ａと
、ゲート電極近傍を除く素子領域１３の深い第３の不純
物領域２４ｇを総称してＮ＋型のソース領域２５と呼ぶ
。同様に、第１．第３の不純物領域１９ｂ、２４ｂを総
称してＮ＋型のドレイン領域２６と呼ぶ。また、前記第
３の不純物領域２４ａ。
った。その結果、プロトンを注入した素子領域の砒素は
、プロトンを注入しない素子領域の砒素よりも速く拡散
され深い第３の不純物領域２４ａ、２４ｂが形成された
。ここで、ゲート電極近傍の第１の不純物領域１９ａと
、ゲート電極近傍を除く素子領域１３の深い第３の不純
物領域２４ｇを総称してＮ＋型のソース領域２５と呼ぶ
。同様に、第１．第３の不純物領域１９ｂ、２４ｂを総
称してＮ＋型のドレイン領域２６と呼ぶ。また、前記第
３の不純物領域２４ａ。
２４ｂと同時に、配線領域１４には配線として働く深い
Ｎ＋型の拡散層２７が形成され、ＮチャネルのＭＯ８型
トランジスタが形成されたＣＫ１図（、）図示）。なお
、同図中の２８は酸化膜である。
Ｎ＋型の拡散層２７が形成され、ＮチャネルのＭＯ８型
トランジスタが形成されたＣＫ１図（、）図示）。なお
、同図中の２８は酸化膜である。
しかして、本発明によれば、プロトンをゲート電極１８
近傍を除く素子領域１３にイオン注入し、このプロトン
を熱処理時に増速拡散させるため、イオンの加速電圧や
基板温度等の制御により、ゲート電極１８近傍のソース
領域２５（又はドレイン領域２６）の−都合構成する第
１の不純物領域１９ａ（又は１９ｂ〕の拡散深さと、ゲ
ート電極１８近傍を除く素子領域１３の第３の不純物領
域２４ａ（又は２４ｂ）の拡散深さを夫々側々に制御で
きる。従りて、ソース領域２５及びドレイン領域２６の
抵抗を低−減できる。また、上記素子領域１３にプロト
ンをイオン注入すると同時に、配線領域１４にもプロト
ンをイオン注入できるため、拡散層２７の抵抗も１回の
プロトン注入工程で低減できる。
近傍を除く素子領域１３にイオン注入し、このプロトン
を熱処理時に増速拡散させるため、イオンの加速電圧や
基板温度等の制御により、ゲート電極１８近傍のソース
領域２５（又はドレイン領域２６）の−都合構成する第
１の不純物領域１９ａ（又は１９ｂ〕の拡散深さと、ゲ
ート電極１８近傍を除く素子領域１３の第３の不純物領
域２４ａ（又は２４ｂ）の拡散深さを夫々側々に制御で
きる。従りて、ソース領域２５及びドレイン領域２６の
抵抗を低−減できる。また、上記素子領域１３にプロト
ンをイオン注入すると同時に、配線領域１４にもプロト
ンをイオン注入できるため、拡散層２７の抵抗も１回の
プロトン注入工程で低減できる。
更に１この拡散層２７と基板１１とのＰ−Ｎ接合耐圧を
向上できる。
向上できる。
また、前述したようにｆ−）電極１８近傍の素子領域は
、浅い第１の不純物領域１９ａ。
、浅い第１の不純物領域１９ａ。
１９ｂとなりているため、ゲート電極１８とソース、ド
レイン領域２５．２６間のオーバラップ容量を小さくで
きる。
レイン領域２５．２６間のオーバラップ容量を小さくで
きる。
更に１本発明を第３図に示すようなＳＯ８ＭＯ８型トラ
ンジスタに適用すれば、接合容量を低減して素子動作の
高速化を図ることができる。この理由は、Ｎ＋凰のソー
ス領域３ノ（又はドレイ／領域３２）の一部を構成する
深い不純物領域３３（又は３４）をサファイア１に達す
るまで深くできるからである。な％−１ＳＯ８に限らず
ＳＯ工全全般おいて同様の効果が期待できる。
ンジスタに適用すれば、接合容量を低減して素子動作の
高速化を図ることができる。この理由は、Ｎ＋凰のソー
ス領域３ノ（又はドレイ／領域３２）の一部を構成する
深い不純物領域３３（又は３４）をサファイア１に達す
るまで深くできるからである。な％−１ＳＯ８に限らず
ＳＯ工全全般おいて同様の効果が期待できる。
更には、本発明を相補型ＭＯ８）ランジスタに適用すれ
ば、深い接合部分をＮＭＯ８、ＰＭＯ８同時に形成でき
るだめ、従来の四工程からＮＭＯ８の浅い接合形成、Ｐ
ＭＯ８の浅い接合形成及びＮＭＯ８とＰＭＯ８の深い接
合形成という三工程に簡略化できる。
ば、深い接合部分をＮＭＯ８、ＰＭＯ８同時に形成でき
るだめ、従来の四工程からＮＭＯ８の浅い接合形成、Ｐ
ＭＯ８の浅い接合形成及びＮＭＯ８とＰＭＯ８の深い接
合形成という三工程に簡略化できる。
なお、上記実施例では、電気的特性に寄与しない質量の
／Ｊ’ｓさい物質としてプロトンを用いたが、これに限
定されるものではない。
／Ｊ’ｓさい物質としてプロトンを用いたが、これに限
定されるものではない。
また、上記実施例では、ＮチャネルのＭＯ８型トランジ
スタの場合について述べたが、Ｐチャネル、のＭＯ８型
トランジスタについても実施例と同様な効果を得ること
ができる。
スタの場合について述べたが、Ｐチャネル、のＭＯ８型
トランジスタについても実施例と同様な効果を得ること
ができる。
以上詳述した如く本発明によれば、オーパラツノ容量、
ソース、ドレイン領域等の抵抗を低減し得るとともに、
ＳＯ工においては接合容量を低減し、０ＭＯ８において
は工程数を簡略化できる半導体装置の製造方法を提供で
きる。
ソース、ドレイン領域等の抵抗を低減し得るとともに、
ＳＯ工においては接合容量を低減し、０ＭＯ８において
は工程数を簡略化できる半導体装置の製造方法を提供で
きる。
第１図０）〜（ｃ）は本発明の一実施例に係るＮチャネ
ルのＭＯ８型トランジスタの製造方法を工程順に示す断
面図、第２図は従来のＳＯ８ＭＯ８型トランジスタの断
面図、第３図は本発明に係るＳＯ８ＭＯ８型トランジス
タの断面図である。 １・・・サファイア（絶縁性基板）、２・・・半導体層
、５．１７・・・ゲート酸化膜、６．１８・・・ゲート
電極、１１・・・Ｐ型のシリコン基板（半導体基体）、
１３・・・素子領域、１４・・・配線領域、１９ｔ、１
９ｂ＋２０．２４＆、２４ｂ、３３ｒ３４・・・不純物
領域、２１・・・Ａｌ薄膜（被膜）、２２＆、２２ｂ、
２３・・・注入層、２５．３１・・・１型のソース領域
、２６．３２・・・Ｎ＋型のドレイン領域、２７・・・
１型の拡散層。 出願人代理人 弁理士 鈴 江 武 彦第１図 ｊｌｌＺ図 １Ｉ３図
ルのＭＯ８型トランジスタの製造方法を工程順に示す断
面図、第２図は従来のＳＯ８ＭＯ８型トランジスタの断
面図、第３図は本発明に係るＳＯ８ＭＯ８型トランジス
タの断面図である。 １・・・サファイア（絶縁性基板）、２・・・半導体層
、５．１７・・・ゲート酸化膜、６．１８・・・ゲート
電極、１１・・・Ｐ型のシリコン基板（半導体基体）、
１３・・・素子領域、１４・・・配線領域、１９ｔ、１
９ｂ＋２０．２４＆、２４ｂ、３３ｒ３４・・・不純物
領域、２１・・・Ａｌ薄膜（被膜）、２２＆、２２ｂ、
２３・・・注入層、２５．３１・・・１型のソース領域
、２６．３２・・・Ｎ＋型のドレイン領域、２７・・・
１型の拡散層。 出願人代理人 弁理士 鈴 江 武 彦第１図 ｊｌｌＺ図 １Ｉ３図
Claims (4)
- （１）第１導電型の半導体基体上にゲート酸化膜を介し
てゲート電極を形成する工程と、このゲート電極をマス
クとして前記半導体基体の素子領域に第２導電型の不純
物を導入する工程と、ゲート電極近傍を除く素子領域に
電気的特性に寄与しない質量の小さい物質をイオン注入
する工程と、熱処理によりこの物質がイオン注入された
素子領域の不純物を該物質がイオン注入されない素子領
域のそれより深く拡散し、第２導電型のソース、ドレイ
ン領域を形成する工程とを具備することを特徴とする半
導体装置の製造方法。 - （２）ゲート電極をマスクとして半導体基体の素子領域
に第２導電型の不純物を導入した後、ゲート電極及びゲ
ート電極近傍に被膜を形成し、しかる後この被膜をマス
クとして素子領域に電気的特性に寄与しない質量の小さ
い物質をイオン注入することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （３）第１導電型の半導体基体が、絶縁性基板とこの基
板上の第１導電型の半導体層から構成されることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （４）電気的特性に寄与しない質量の小さい物質がプロ
トンであることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165143A JPS6142960A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165143A JPS6142960A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142960A true JPS6142960A (ja) | 1986-03-01 |
Family
ID=15806704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165143A Pending JPS6142960A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142960A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384655A (ja) * | 1986-09-26 | 1988-04-15 | Mitsubishi Kasei Corp | スラリ−の処理装置 |
| US5108935A (en) * | 1990-11-16 | 1992-04-28 | Texas Instruments Incorporated | Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities |
| US5869377A (en) * | 1984-08-22 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Method of fabrication LDD semiconductor device with amorphous regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143179A (en) * | 1977-05-20 | 1978-12-13 | Nec Corp | Production of complementary type mos transistors |
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1984
- 1984-08-07 JP JP59165143A patent/JPS6142960A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143179A (en) * | 1977-05-20 | 1978-12-13 | Nec Corp | Production of complementary type mos transistors |
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| US5108935A (en) * | 1990-11-16 | 1992-04-28 | Texas Instruments Incorporated | Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities |
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