JPH0361368B2 - - Google Patents
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- JPH0361368B2 JPH0361368B2 JP61149776A JP14977686A JPH0361368B2 JP H0361368 B2 JPH0361368 B2 JP H0361368B2 JP 61149776 A JP61149776 A JP 61149776A JP 14977686 A JP14977686 A JP 14977686A JP H0361368 B2 JPH0361368 B2 JP H0361368B2
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- Japan
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- pulse width
- signal
- fractional
- pulse
- reference clock
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- Expired - Lifetime
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
イ 「発明の目的」
〔産業上の利用分野〕
本発明は、パルス発生器の改善に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION A. Object of the Invention [Field of Industrial Application] The present invention relates to improvement of a pulse generator.
パルス発生器において、パルス幅を制御する方
式としては、次の２通が知られている。
The following two methods are known for controlling the pulse width in a pulse generator.
(イ) ランプ（ramp）波形をつくり、これと一定
電圧とのコンパレーシヨンによりパルスをつく
る方式。この場合、パルス幅は一定電圧のレベ
ルを変えることにより設定することができる。(a) A method that creates a ramp waveform and creates a pulse by comparing this with a constant voltage. In this case, the pulse width can be set by changing the level of the constant voltage.
(ロ) 基準クロツクを分周して任意のパルス幅をつ
くる方式。(b) A method of dividing the reference clock to create an arbitrary pulse width.
しかし、以上のような方式は次の問題点を有し
ている。
However, the above method has the following problems.
(イ)の方式は、パルス幅のふれを少なくし高分解
能でパルス幅を設定するには、ランプ発生器等の
安定度を非常に良くする必要があり難しい。ま
た、パルス幅が長くなるにつれ分解能がおちてく
る問題もある。 The method (a) is difficult because it requires extremely high stability of the lamp generator, etc. in order to reduce fluctuations in the pulse width and set the pulse width with high resolution. Another problem is that the resolution decreases as the pulse width becomes longer.
(ロ)の方式は、基準クロツクを用いているので、
安定で長いパルス幅の信号もつくれるが、分解能
は基準クロツクの周期で制限されてしまう問題が
ある。 Since method (b) uses a reference clock,
Although it can produce a stable signal with a long pulse width, the problem is that the resolution is limited by the period of the reference clock.
本発明の目的は、高分解能で安定なパルス幅の
信号を出力ができるパルス発生器を提供すること
である。 An object of the present invention is to provide a pulse generator that can output a signal with high resolution and a stable pulse width.
ロ 「発明の構成」
〔問題点を解決するための手段〕
本発明は、上記問題点を解決するために
基準クロツクの周期の整数倍を表わす信号Ｓ１
と、端数パルス幅を表わす信号Ｓ２とを出力する
CPUと、
前記信号Ｓ１と基準クロツクを導入し、基準ク
ロツクの周期の整数倍のパルス幅信号Ｂを作成す
るコントロール回路と、
前記信号Ｓ２に応じたパルス幅の端数パルス幅
信号Ｓ３を出力する端数パルス発生器と、
この端数パルス発生器の出力信号Ｓ３を導入
し、この信号Ｓ３のパルス幅を計測してその値を
前記CPUへ帰還する手段１１，１２と、
コントロール回路の出力信号Ｂのパルス幅と、
端数パルス発生器の出力信号Ｓ３のパルス幅の加
算を行ない、パルス幅Ｔの信号を出力する手段
と、
を備え、
前記パルス幅Ｔが設定された値となるように、
前記手段１１，１２からの帰還信号に基づいて
CPUが端数パルス幅を表わす信号Ｓ２の値を制
御するようにしたものである。B "Structure of the Invention" [Means for Solving the Problems] In order to solve the above problems, the present invention provides a signal S1 representing an integral multiple of the period of the reference clock.
and a signal S2 representing the fractional pulse width.
a CPU; a control circuit that receives the signal S1 and a reference clock and creates a pulse width signal B having an integral multiple of the period of the reference clock; and a fractional circuit that outputs a fractional pulse width signal S3 having a pulse width corresponding to the signal S2. a pulse generator, means 11 and 12 for introducing the output signal S3 of the fractional pulse generator, measuring the pulse width of the signal S3, and feeding back the value to the CPU; and pulses of the output signal B of the control circuit. width and
means for adding the pulse widths of the output signal S3 of the fractional pulse generator and outputting a signal with a pulse width T, so that the pulse width T becomes a set value;
Based on the feedback signals from said means 11 and 12
The CPU controls the value of the signal S2 representing the fractional pulse width.
以下、図面を用いて本発明を詳しく説明する。 Hereinafter, the present invention will be explained in detail using the drawings.
第１図は、本発明の一実施例を示した図であ
る。同図において、１１はパルス信号を受けて、
そのパルス幅に応じて電圧が変化する信号を出力
する時間・電圧変換器である。 FIG. 1 is a diagram showing an embodiment of the present invention. In the figure, 11 receives a pulse signal and
This is a time/voltage converter that outputs a signal whose voltage changes depending on the pulse width.
１２は時間・電圧変換器１１の出力をデジタル
信号に変換するAD変換器である。 12 is an AD converter that converts the output of the time/voltage converter 11 into a digital signal.
１３は後述するCPUから導入した信号ｓ２に
応じて、端数パルス幅に対応したアナログ電圧
Vxを出力するDA変換器である。 13 is an analog voltage corresponding to the fractional pulse width according to the signal s2 introduced from the CPU, which will be described later.
This is a DA converter that outputs V x .
１４は外部からの制御電圧Vxにより遅延時間
が変化させられるデイレイ・ラインである。この
デイレイ・ライン１４は一般にはインダクタと可
変容量ダイオード（バラクタ・ダイオード）によ
り構成される。 14 is a delay line whose delay time is changed by an external control voltage Vx . This delay line 14 is generally composed of an inductor and a variable capacitance diode (varactor diode).
１５は基準クロツク（周期t0）と後述するCPU
からの信号ｓ１とを導入し、可変デイレイ・ライ
ン１４へパルス幅t0の信号Ｃを送出するとともに
出力ゲート回路１７へ基準クロツクの周期の整数
倍のパルス幅信号Ｂを送出するコントロール回路
である。 15 is a reference clock (period t 0 ) and a CPU, which will be described later.
This is a control circuit that introduces a signal s1 from the clock, sends a signal C with a pulse width t0 to the variable delay line 14, and sends a pulse width signal B with an integral multiple of the period of the reference clock to the output gate circuit 17. .
１６はデイレイ・ライン１４の出力Ｄとコント
ロール回路１５からの信号Ｃとを重ね合せるゲー
ト回路である。 Reference numeral 16 denotes a gate circuit that superimposes the output D of the delay line 14 and the signal C from the control circuit 15.
１７はコントロール回路１５の出力である基準
クロツクの周期の整数倍のパルス幅信号Ｂと上記
ゲート回路１６の出力である端数パルス幅に対応
したパルス幅信号ｓ３とを重ね合せるゲート回路
である。 Reference numeral 17 denotes a gate circuit that superimposes the pulse width signal B, which is an integral multiple of the period of the reference clock, which is the output of the control circuit 15, and the pulse width signal s3, which is the output of the gate circuit 16, and which corresponds to a fractional pulse width.
１８は設定されたパルス幅Ｔの出力信号を得る
ため、基準クロツクの周期の整数倍を表わす信号
ｓ１と、端数パルス幅を表わす信号ｓ２とを出力
するCPU（central processing unit）である。即
ち、設定されたパルス幅Ｔを
Ｔ＝Ｎ・t0＋txとしてとらえ、CPU１８は、こ
のＮとtxを計算し、コントロール回路１５やDA
変換器１３にＮやtxに対応する信号ｓ１，ｓ２を
出力するものである。 18 is a CPU (central processing unit) which outputs a signal s1 representing an integral multiple of the period of the reference clock and a signal s2 representing a fractional pulse width in order to obtain an output signal with a set pulse width T. That is, the set pulse width T is taken as T=N・t 0 +t x , and the CPU 18 calculates this N and t
It outputs signals s1 and s2 corresponding to N and tx to the converter 13.
なお、上述のDA変換器１３と可変デイレイ・
ライン１４とゲート回路１６は、点線で囲つた端
数パルス発生器２０を構成する。この端数パルス
発生器２０は、CPU１８から端数パルス幅を表
わす信号ｓ２を導入し、端数パルス幅に対応した
パルス幅信号ｓ３を出力することができる機能を
有するものであれば、どのような構成であつても
良い。 In addition, the above-mentioned DA converter 13 and variable delay
Line 14 and gate circuit 16 constitute a fractional pulse generator 20 surrounded by a dotted line. This fractional pulse generator 20 may have any configuration as long as it has the function of introducing the signal s2 representing the fractional pulse width from the CPU 18 and outputting the pulse width signal s3 corresponding to the fractional pulse width. It's okay if it's hot.
以上のように構成された第１図装置の動作を第
２図を参照しながら説明する。第２図は第１図装
置各部の信号のタイムチヤートであり、第１図の
図面中に記載した信号名Ａ，Ｂ，…と、第２図の
左端の符号は一致している。 The operation of the apparatus shown in FIG. 1 constructed as above will be explained with reference to FIG. 2. FIG. 2 is a time chart of signals from various parts of the apparatus shown in FIG. 1, and the signal names A, B, . . . written in the drawing of FIG.
まず、本発明の概要を説明する。本発明は所望
のパルス幅Ｔを得るために、このパルス幅Ｔを(1)
式のように分解してとらえる。 First, an overview of the present invention will be explained. In order to obtain a desired pulse width T, the present invention changes this pulse width T to (1)
It can be understood by breaking it down like an expression.
Ｔ＝Nt0＋tx (1)
t0：基準クロツクの周期（第２図Ａ参照）
Ｎ：基準クロツクの数
tx：端数パルス幅
所望のパルス幅Ｔが設定されると、CPU１８
は、直ちに(1)式のＮ、txを算出することができ
る。そして、パルス幅Nt0は、基準クロツクをＮ
倍して正確に得ることができる。 T=Nt 0 +t x (1) t 0 : Period of reference clock (see Figure 2 A) N : Number of reference clocks t x : Fractional pulse width When the desired pulse width T is set, the CPU 18
can immediately calculate N and t x in equation (1). The pulse width Nt 0 is the reference clock Nt 0.
You can get it exactly by multiplying it.
また、端数パルス幅txは、これを表わすデジタ
ル信号ｓ２をCPU１８が出力し、これを端数パ
ルス発生器２０にてDA変換等を行ないパルス幅
がtxの信号ｓ３を出力する。そして、Nt0とtxと
を合成することにより、所望のパルス幅Ｔを得よ
うとするものである。 Further, the CPU 18 outputs a digital signal s2 representing the fractional pulse width tx, which is subjected to DA conversion etc. in the fractional pulse generator 20, and a signal s3 having a pulse width tx is outputted. Then, by combining Nt 0 and t x , a desired pulse width T is obtained.
但し、実際上、設定されたパルス幅Ｔによつて
は、端数パルス幅txが非常に小さくなる場合（tx
Ｏ）もある。しかし、パルス幅が極めて小さな
パルスを作成することは困難なことである。そこ
で端数パルス幅としては、（tx＋t0）とし、また、
基準クロツクの周期の整数倍のパルス幅として
は、（Ｎ−１）・t0のパルスを作成するとして以下
の説明を行なう。 However, in reality, depending on the set pulse width T, the fractional pulse width t x may become very small (t x
There is also O). However, it is difficult to create pulses with extremely small pulse widths. Therefore, the fractional pulse width is (t x + t 0 ), and
The following explanation will be made assuming that a pulse of (N-1)·t 0 is created as a pulse width that is an integral multiple of the period of the reference clock.
第１図では、（Ｎ−１）・t0に該当するパルスを
コントロール回路１５中の分周回路（図示せず）
でつくり、（t0＋tx）を可変デイレイ・ライン１
４とゲート回路１６でつくつている（第２図Ｂ，
Ｄ参照）。 In FIG. 1, the pulse corresponding to (N-1)·t 0 is divided into a frequency dividing circuit (not shown) in the control circuit 15.
and (t 0 + t x ) as variable delay line 1.
4 and a gate circuit 16 (Fig. 2B,
(See D).
例えば、Ｔ＝118nsのパルスを基準クロツクt0
＝10nsでつくるときは、（Ｎ−１）・t0＝100nsを
分周回路（コントロール回路１５の中）でつく
り、8nsを可変デイレイ・ライン１４でつくり、
ゲート回路の出力で18nsを得る。 For example, a pulse of T=118 ns is used as the reference clock t 0
= 10 ns, create (N-1) t 0 = 100 ns with the frequency divider circuit (in the control circuit 15), create 8 ns with the variable delay line 14,
Obtain 18ns at the output of the gate circuit.
なお、実際には温度変動等の影響により端数パ
ルス幅が所望の値（t0＋tx）にならないことがあ
るので、この端数パルス幅を時間・電圧変換器１
１にて電圧に変換し、この電圧信号をデジタル信
号に変換してCPU１８へ帰還するようにしてい
る。CPU１８では、導入した時間・電圧変換器
１１からの信号に演算を加えて端数パルス発生器
２０の実際の出力端数パルス幅を読取り、この実
際に出力される端数パルス幅が正確に（t0＋tx）
となるようにCPU１８で信号ｓ２に補正を加え
て再びDA変換器１３に出力することにより所望
のパルス幅Ｔを正確に得ている。なお、CPU１
８にて、時間・電圧変換器１１からの信号に基づ
いて、実際の端数パルス幅を知る演算について
は、本出願人が昭和61年６月24日にした特許出願
『時間計測装置』に記載してある。 Note that in reality, the fractional pulse width may not reach the desired value (t 0 + t x ) due to the influence of temperature fluctuations, etc., so the fractional pulse width is
1 into a voltage, and this voltage signal is converted into a digital signal and fed back to the CPU 18. The CPU 18 reads the actual output fractional pulse width of the fractional pulse generator 20 by performing calculations on the signal from the introduced time/voltage converter 11. x )
The CPU 18 corrects the signal s2 so that the signal s2 is output again to the DA converter 13, thereby obtaining the desired pulse width T accurately. In addition, CPU1
8, the calculation for determining the actual fractional pulse width based on the signal from the time/voltage converter 11 is described in the patent application "Time Measuring Device" filed by the applicant on June 24, 1988. It has been done.
また、コントロール回路１５よりt0と2t0のパ
ルス幅を出力し、これを時間・電圧変換器１１に
加える（この時、可変デイレイ・ライン１４の遅
延量をＯとしてゲート回路１６を通して加えるよ
うにしてもよいし、時間・電圧変換器１１の入力
部で例えばマルチプレクサ等（図示せず）により
ゲート回路１６の出力と切替えて加えるようにし
てもよい）ことにより、そのときの電圧値を読
み、その値を基準として、線形補間によりVxを
求めるようにすると、より高精度の出力が可能で
ある。 Furthermore, the control circuit 15 outputs pulse widths of t 0 and 2t 0 and applies them to the time/voltage converter 11 (at this time, the delay amount of the variable delay line 14 is set to O and is applied through the gate circuit 16). (or it may be applied at the input section of the time/voltage converter 11 by switching with the output of the gate circuit 16 using a multiplexer (not shown), for example), and read the voltage value at that time. If V x is determined by linear interpolation using this value as a reference, more accurate output is possible.
更に、DA変換器１３の出力を順次変化させ、
そのときのパルス幅の値をAD変換器１２で読取
り、Vxとパルス幅との特性を調べておくと、可
変デイレイ・ライン１４の特性が線形でなくて
も、直ちに所望のパルス幅が出力できる。 Furthermore, the output of the DA converter 13 is sequentially changed,
If you read the pulse width value at that time with the AD converter 12 and check the characteristics of V x and pulse width, the desired pulse width will be output immediately even if the characteristics of the variable delay line 14 are not linear. can.
第３図は本発明の変形例であり、第１図のAD
変換器１２をDA変換器１３とコンパレータ３０
で構成したものである。第３図によれば簡単な構
成となる。しかし、DA変換器とコンパレータに
より、逐次比較方式のAD変換を行なうため、そ
のぶんパルス幅の読取りに時間がかかる。 FIG. 3 shows a modification of the present invention, in which the AD of FIG.
converter 12, DA converter 13 and comparator 30
It is composed of. According to FIG. 3, the configuration is simple. However, since AD conversion is performed using a successive approximation method using a DA converter and a comparator, it takes time to read the pulse width.
第４図は、時間・電圧変換器１１の具体的構成
例を示した図である。同図において、４１はRS
フリツプフロツプ、４２は遅延線、４３，４６は
定電流源、４４，４５は電流スイツチ、４７は積
分用のコンデンサ、４８はクランプ用のダイオー
ド、４９はバツフアアンプである。このような構
成の時間・電圧変換器によれば、端子ｐ２に印加
された信号のパルス幅は、コンデンサ４７の端子
電圧に変換される。この第４図に示した装置の動
作は、本出願人が昭和61年６月24日にした特許出
願『時間計測装置』に詳しく記載されているの
で、本明細書ではその動作説明を省略する。 FIG. 4 is a diagram showing a specific example of the configuration of the time/voltage converter 11. In the same figure, 41 is RS
42 is a delay line, 43 and 46 are constant current sources, 44 and 45 are current switches, 47 is an integrating capacitor, 48 is a clamp diode, and 49 is a buffer amplifier. According to the time/voltage converter having such a configuration, the pulse width of the signal applied to the terminal p2 is converted to the terminal voltage of the capacitor 47. The operation of the device shown in FIG. 4 is described in detail in the patent application ``Time Measuring Device'' filed by the present applicant on June 24, 1986, so a description of its operation will be omitted in this specification. .
ハ 「本発明の効果」
以上述べたように、本発明によれば、基準クロ
ツクの周期の整数倍のパルスをつくり、これに高
分解能な端数パルスもつくつて加え合せるので、
高分解能で高安定、かつパルス幅の可変範囲が非
常に大きいパルス信号を発生することができる。C. ``Effects of the present invention'' As described above, according to the present invention, a pulse having an integral multiple of the period of the reference clock is created, and a high-resolution fractional pulse is also created and added to this.
It is possible to generate a pulse signal with high resolution, high stability, and a very wide variable range of pulse width.
また、端数パルス発生には、時間・電圧変換器
を用いて帰還をかけているので高速・高安定なパ
ルスを発生することができる。また、デイレイ・
ラインの制御は、DA変換器で直接行なうように
しているので、より高速に所望のパルスを出力で
きるとともに、温度変動やデイレイ・ラインの非
線形性などの補正が容易に行える効果もある。 In addition, since feedback is applied to fractional pulse generation using a time/voltage converter, high-speed and highly stable pulses can be generated. Also, dayley
Since the line is controlled directly by the DA converter, it is possible to output the desired pulses at a higher speed, and it also has the effect of making it easier to correct for temperature fluctuations, delay line nonlinearity, etc.
第１図は本発明に係るパルス発生器の構成例を
示す図、第２図は第１図装置の各信号のタイムチ
ヤート、第３図は第１図装置の変形例を示す図、
第４図は時間・電圧変換器の構成例を示す図であ
る。
１１……時間・電圧変換器、１２……AD変換
器、１３……DA変換器、１４……可変デイレ
イ・ライン、１５……コントロール回路、１６，
１７……ゲート回路、１８……CPU、２０……
端数パルス発生器。
1 is a diagram showing a configuration example of a pulse generator according to the present invention, FIG. 2 is a time chart of each signal of the device in FIG. 1, and FIG. 3 is a diagram showing a modification of the device in FIG. 1,
FIG. 4 is a diagram showing an example of the configuration of a time/voltage converter. 11...Time/voltage converter, 12...AD converter, 13...DA converter, 14...Variable delay line, 15...Control circuit, 16,
17...Gate circuit, 18...CPU, 20...
Fractional pulse generator.
Claims (1)
１と、端数パルス幅を表わす信号Ｓ２とを出力す
るCPUと、 前記信号Ｓ１と基準クロツクを導入し、基準ク
ロツクの周期の整数倍のパルス幅信号Ｂを作成す
るコントロール回路と、 前記信号Ｓ２に応じたパルス幅の端数パルス幅
信号Ｓ３を出力する端数パルス発生器と、 この端数パルス発生器の出力信号Ｓ３を導入
し、この信号Ｓ３のパルス幅を計測してその値を
前記CPUへ帰還する手段１１，１２と、 コントロール回路の出力信号Ｂのパルス幅と、
端数パルス発生器の出力信号Ｓ３のパルス幅の加
算を行ない、パルス幅Ｔの信号を出力する手段
と、 を備え、 前記パルス幅Ｔが設定された値となるように、
前記手段１１，１２からの帰還信号に基づいて
CPUが端数パルス幅を表わす信号Ｓ２の値を制
御するようにしたパルス発生器。[Claims] 1. Signal S representing an integral multiple of the period of the reference clock
1 and a signal S2 representing a fractional pulse width; a control circuit that introduces the signal S1 and a reference clock to create a pulse width signal B having an integer multiple of the period of the reference clock; A fractional pulse generator that outputs a fractional pulse width signal S3 with a corresponding pulse width, and an output signal S3 of this fractional pulse generator are introduced, the pulse width of this signal S3 is measured, and the value is fed back to the CPU. means 11 and 12; a pulse width of the output signal B of the control circuit;
means for adding the pulse widths of the output signal S3 of the fractional pulse generator and outputting a signal with a pulse width T, so that the pulse width T becomes a set value;
Based on the feedback signals from said means 11 and 12
A pulse generator in which a CPU controls the value of a signal S2 representing a fractional pulse width.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149776A JPS637015A (en) | 1986-06-27 | 1986-06-27 | Pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149776A JPS637015A (en) | 1986-06-27 | 1986-06-27 | Pulse generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637015A JPS637015A (en) | 1988-01-12 |
| JPH0361368B2 true JPH0361368B2 (en) | 1991-09-19 |
Family
ID=15482475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149776A Granted JPS637015A (en) | 1986-06-27 | 1986-06-27 | Pulse generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637015A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060864A (en) * | 1988-09-27 | 1991-10-29 | Mazda Motor Corporation | Perfume emitting device for use in an automobile |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4438404A (en) * | 1982-01-04 | 1984-03-20 | Tektronix, Inc. | Signal sampling system |
-
1986
- 1986-06-27 JP JP61149776A patent/JPS637015A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637015A (en) | 1988-01-12 |
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