JPH0361368B2 - - Google Patents
Info
- Publication number
- JPH0361368B2 JPH0361368B2 JP61149776A JP14977686A JPH0361368B2 JP H0361368 B2 JPH0361368 B2 JP H0361368B2 JP 61149776 A JP61149776 A JP 61149776A JP 14977686 A JP14977686 A JP 14977686A JP H0361368 B2 JPH0361368 B2 JP H0361368B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- signal
- fractional
- pulse
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
イ 「発明の目的」
〔産業上の利用分野〕
本発明は、パルス発生器の改善に関するもので
ある。
ある。
パルス発生器において、パルス幅を制御する方
式としては、次の２通が知られている。
式としては、次の２通が知られている。
(イ) ランプ（ramp）波形をつくり、これと一定
電圧とのコンパレーシヨンによりパルスをつく
る方式。この場合、パルス幅は一定電圧のレベ
ルを変えることにより設定することができる。
電圧とのコンパレーシヨンによりパルスをつく
る方式。この場合、パルス幅は一定電圧のレベ
ルを変えることにより設定することができる。
(ロ) 基準クロツクを分周して任意のパルス幅をつ
くる方式。
くる方式。
しかし、以上のような方式は次の問題点を有し
ている。
ている。
(イ)の方式は、パルス幅のふれを少なくし高分解
能でパルス幅を設定するには、ランプ発生器等の
安定度を非常に良くする必要があり難しい。ま
た、パルス幅が長くなるにつれ分解能がおちてく
る問題もある。
能でパルス幅を設定するには、ランプ発生器等の
安定度を非常に良くする必要があり難しい。ま
た、パルス幅が長くなるにつれ分解能がおちてく
る問題もある。
(ロ)の方式は、基準クロツクを用いているので、
安定で長いパルス幅の信号もつくれるが、分解能
は基準クロツクの周期で制限されてしまう問題が
ある。
安定で長いパルス幅の信号もつくれるが、分解能
は基準クロツクの周期で制限されてしまう問題が
ある。
本発明の目的は、高分解能で安定なパルス幅の
信号を出力ができるパルス発生器を提供すること
である。
信号を出力ができるパルス発生器を提供すること
である。
ロ 「発明の構成」
〔問題点を解決するための手段〕
本発明は、上記問題点を解決するために
基準クロツクの周期の整数倍を表わす信号Ｓ１
と、端数パルス幅を表わす信号Ｓ２とを出力する
CPUと、 前記信号Ｓ１と基準クロツクを導入し、基準ク
ロツクの周期の整数倍のパルス幅信号Ｂを作成す
るコントロール回路と、 前記信号Ｓ２に応じたパルス幅の端数パルス幅
信号Ｓ３を出力する端数パルス発生器と、 この端数パルス発生器の出力信号Ｓ３を導入
し、この信号Ｓ３のパルス幅を計測してその値を
前記CPUへ帰還する手段１１，１２と、 コントロール回路の出力信号Ｂのパルス幅と、
端数パルス発生器の出力信号Ｓ３のパルス幅の加
算を行ない、パルス幅Ｔの信号を出力する手段
と、 を備え、 前記パルス幅Ｔが設定された値となるように、
前記手段１１，１２からの帰還信号に基づいて
CPUが端数パルス幅を表わす信号Ｓ２の値を制
御するようにしたものである。
と、端数パルス幅を表わす信号Ｓ２とを出力する
CPUと、 前記信号Ｓ１と基準クロツクを導入し、基準ク
ロツクの周期の整数倍のパルス幅信号Ｂを作成す
るコントロール回路と、 前記信号Ｓ２に応じたパルス幅の端数パルス幅
信号Ｓ３を出力する端数パルス発生器と、 この端数パルス発生器の出力信号Ｓ３を導入
し、この信号Ｓ３のパルス幅を計測してその値を
前記CPUへ帰還する手段１１，１２と、 コントロール回路の出力信号Ｂのパルス幅と、
端数パルス発生器の出力信号Ｓ３のパルス幅の加
算を行ない、パルス幅Ｔの信号を出力する手段
と、 を備え、 前記パルス幅Ｔが設定された値となるように、
前記手段１１，１２からの帰還信号に基づいて
CPUが端数パルス幅を表わす信号Ｓ２の値を制
御するようにしたものである。
以下、図面を用いて本発明を詳しく説明する。
第１図は、本発明の一実施例を示した図であ
る。同図において、１１はパルス信号を受けて、
そのパルス幅に応じて電圧が変化する信号を出力
する時間・電圧変換器である。
る。同図において、１１はパルス信号を受けて、
そのパルス幅に応じて電圧が変化する信号を出力
する時間・電圧変換器である。
１２は時間・電圧変換器１１の出力をデジタル
信号に変換するAD変換器である。
信号に変換するAD変換器である。
１３は後述するCPUから導入した信号ｓ２に
応じて、端数パルス幅に対応したアナログ電圧
Vxを出力するDA変換器である。
応じて、端数パルス幅に対応したアナログ電圧
Vxを出力するDA変換器である。
１４は外部からの制御電圧Vxにより遅延時間
が変化させられるデイレイ・ラインである。この
デイレイ・ライン１４は一般にはインダクタと可
変容量ダイオード（バラクタ・ダイオード）によ
り構成される。
が変化させられるデイレイ・ラインである。この
デイレイ・ライン１４は一般にはインダクタと可
変容量ダイオード（バラクタ・ダイオード）によ
り構成される。
１５は基準クロツク（周期t0）と後述するCPU
からの信号ｓ１とを導入し、可変デイレイ・ライ
ン１４へパルス幅t0の信号Ｃを送出するとともに
出力ゲート回路１７へ基準クロツクの周期の整数
倍のパルス幅信号Ｂを送出するコントロール回路
である。
からの信号ｓ１とを導入し、可変デイレイ・ライ
ン１４へパルス幅t0の信号Ｃを送出するとともに
出力ゲート回路１７へ基準クロツクの周期の整数
倍のパルス幅信号Ｂを送出するコントロール回路
である。
１６はデイレイ・ライン１４の出力Ｄとコント
ロール回路１５からの信号Ｃとを重ね合せるゲー
ト回路である。
ロール回路１５からの信号Ｃとを重ね合せるゲー
ト回路である。
１７はコントロール回路１５の出力である基準
クロツクの周期の整数倍のパルス幅信号Ｂと上記
ゲート回路１６の出力である端数パルス幅に対応
したパルス幅信号ｓ３とを重ね合せるゲート回路
である。
クロツクの周期の整数倍のパルス幅信号Ｂと上記
ゲート回路１６の出力である端数パルス幅に対応
したパルス幅信号ｓ３とを重ね合せるゲート回路
である。
１８は設定されたパルス幅Ｔの出力信号を得る
ため、基準クロツクの周期の整数倍を表わす信号
ｓ１と、端数パルス幅を表わす信号ｓ２とを出力
するCPU（central processing unit）である。即
ち、設定されたパルス幅Ｔを Ｔ＝Ｎ・t0＋txとしてとらえ、CPU１８は、こ
のＮとtxを計算し、コントロール回路１５やDA
変換器１３にＮやtxに対応する信号ｓ１，ｓ２を
出力するものである。
ため、基準クロツクの周期の整数倍を表わす信号
ｓ１と、端数パルス幅を表わす信号ｓ２とを出力
するCPU（central processing unit）である。即
ち、設定されたパルス幅Ｔを Ｔ＝Ｎ・t0＋txとしてとらえ、CPU１８は、こ
のＮとtxを計算し、コントロール回路１５やDA
変換器１３にＮやtxに対応する信号ｓ１，ｓ２を
出力するものである。
なお、上述のDA変換器１３と可変デイレイ・
ライン１４とゲート回路１６は、点線で囲つた端
数パルス発生器２０を構成する。この端数パルス
発生器２０は、CPU１８から端数パルス幅を表
わす信号ｓ２を導入し、端数パルス幅に対応した
パルス幅信号ｓ３を出力することができる機能を
有するものであれば、どのような構成であつても
良い。
ライン１４とゲート回路１６は、点線で囲つた端
数パルス発生器２０を構成する。この端数パルス
発生器２０は、CPU１８から端数パルス幅を表
わす信号ｓ２を導入し、端数パルス幅に対応した
パルス幅信号ｓ３を出力することができる機能を
有するものであれば、どのような構成であつても
良い。
以上のように構成された第１図装置の動作を第
２図を参照しながら説明する。第２図は第１図装
置各部の信号のタイムチヤートであり、第１図の
図面中に記載した信号名Ａ，Ｂ，…と、第２図の
左端の符号は一致している。
２図を参照しながら説明する。第２図は第１図装
置各部の信号のタイムチヤートであり、第１図の
図面中に記載した信号名Ａ，Ｂ，…と、第２図の
左端の符号は一致している。
まず、本発明の概要を説明する。本発明は所望
のパルス幅Ｔを得るために、このパルス幅Ｔを(1)
式のように分解してとらえる。
のパルス幅Ｔを得るために、このパルス幅Ｔを(1)
式のように分解してとらえる。
Ｔ＝Nt0＋tx (1)
t0：基準クロツクの周期（第２図Ａ参照）
Ｎ：基準クロツクの数
tx：端数パルス幅
所望のパルス幅Ｔが設定されると、CPU１８
は、直ちに(1)式のＮ、txを算出することができ
る。そして、パルス幅Nt0は、基準クロツクをＮ
倍して正確に得ることができる。
は、直ちに(1)式のＮ、txを算出することができ
る。そして、パルス幅Nt0は、基準クロツクをＮ
倍して正確に得ることができる。
また、端数パルス幅txは、これを表わすデジタ
ル信号ｓ２をCPU１８が出力し、これを端数パ
ルス発生器２０にてDA変換等を行ないパルス幅
がtxの信号ｓ３を出力する。そして、Nt0とtxと
を合成することにより、所望のパルス幅Ｔを得よ
うとするものである。
ル信号ｓ２をCPU１８が出力し、これを端数パ
ルス発生器２０にてDA変換等を行ないパルス幅
がtxの信号ｓ３を出力する。そして、Nt0とtxと
を合成することにより、所望のパルス幅Ｔを得よ
うとするものである。
但し、実際上、設定されたパルス幅Ｔによつて
は、端数パルス幅txが非常に小さくなる場合（tx
Ｏ）もある。しかし、パルス幅が極めて小さな
パルスを作成することは困難なことである。そこ
で端数パルス幅としては、（tx＋t0）とし、また、
基準クロツクの周期の整数倍のパルス幅として
は、（Ｎ−１）・t0のパルスを作成するとして以下
の説明を行なう。
は、端数パルス幅txが非常に小さくなる場合（tx
Ｏ）もある。しかし、パルス幅が極めて小さな
パルスを作成することは困難なことである。そこ
で端数パルス幅としては、（tx＋t0）とし、また、
基準クロツクの周期の整数倍のパルス幅として
は、（Ｎ−１）・t0のパルスを作成するとして以下
の説明を行なう。
第１図では、（Ｎ−１）・t0に該当するパルスを
コントロール回路１５中の分周回路（図示せず）
でつくり、（t0＋tx）を可変デイレイ・ライン１
４とゲート回路１６でつくつている（第２図Ｂ，
Ｄ参照）。
コントロール回路１５中の分周回路（図示せず）
でつくり、（t0＋tx）を可変デイレイ・ライン１
４とゲート回路１６でつくつている（第２図Ｂ，
Ｄ参照）。
例えば、Ｔ＝118nsのパルスを基準クロツクt0
＝10nsでつくるときは、（Ｎ−１）・t0＝100nsを
分周回路（コントロール回路１５の中）でつく
り、8nsを可変デイレイ・ライン１４でつくり、
ゲート回路の出力で18nsを得る。
＝10nsでつくるときは、（Ｎ−１）・t0＝100nsを
分周回路（コントロール回路１５の中）でつく
り、8nsを可変デイレイ・ライン１４でつくり、
ゲート回路の出力で18nsを得る。
なお、実際には温度変動等の影響により端数パ
ルス幅が所望の値（t0＋tx）にならないことがあ
るので、この端数パルス幅を時間・電圧変換器１
１にて電圧に変換し、この電圧信号をデジタル信
号に変換してCPU１８へ帰還するようにしてい
る。CPU１８では、導入した時間・電圧変換器
１１からの信号に演算を加えて端数パルス発生器
２０の実際の出力端数パルス幅を読取り、この実
際に出力される端数パルス幅が正確に（t0＋tx）
となるようにCPU１８で信号ｓ２に補正を加え
て再びDA変換器１３に出力することにより所望
のパルス幅Ｔを正確に得ている。なお、CPU１
８にて、時間・電圧変換器１１からの信号に基づ
いて、実際の端数パルス幅を知る演算について
は、本出願人が昭和61年６月24日にした特許出願
『時間計測装置』に記載してある。
ルス幅が所望の値（t0＋tx）にならないことがあ
るので、この端数パルス幅を時間・電圧変換器１
１にて電圧に変換し、この電圧信号をデジタル信
号に変換してCPU１８へ帰還するようにしてい
る。CPU１８では、導入した時間・電圧変換器
１１からの信号に演算を加えて端数パルス発生器
２０の実際の出力端数パルス幅を読取り、この実
際に出力される端数パルス幅が正確に（t0＋tx）
となるようにCPU１８で信号ｓ２に補正を加え
て再びDA変換器１３に出力することにより所望
のパルス幅Ｔを正確に得ている。なお、CPU１
８にて、時間・電圧変換器１１からの信号に基づ
いて、実際の端数パルス幅を知る演算について
は、本出願人が昭和61年６月24日にした特許出願
『時間計測装置』に記載してある。
また、コントロール回路１５よりt0と2t0のパ
ルス幅を出力し、これを時間・電圧変換器１１に
加える（この時、可変デイレイ・ライン１４の遅
延量をＯとしてゲート回路１６を通して加えるよ
うにしてもよいし、時間・電圧変換器１１の入力
部で例えばマルチプレクサ等（図示せず）により
ゲート回路１６の出力と切替えて加えるようにし
てもよい）ことにより、そのときの電圧値を読
み、その値を基準として、線形補間によりVxを
求めるようにすると、より高精度の出力が可能で
ある。
ルス幅を出力し、これを時間・電圧変換器１１に
加える（この時、可変デイレイ・ライン１４の遅
延量をＯとしてゲート回路１６を通して加えるよ
うにしてもよいし、時間・電圧変換器１１の入力
部で例えばマルチプレクサ等（図示せず）により
ゲート回路１６の出力と切替えて加えるようにし
てもよい）ことにより、そのときの電圧値を読
み、その値を基準として、線形補間によりVxを
求めるようにすると、より高精度の出力が可能で
ある。
更に、DA変換器１３の出力を順次変化させ、
そのときのパルス幅の値をAD変換器１２で読取
り、Vxとパルス幅との特性を調べておくと、可
変デイレイ・ライン１４の特性が線形でなくて
も、直ちに所望のパルス幅が出力できる。
そのときのパルス幅の値をAD変換器１２で読取
り、Vxとパルス幅との特性を調べておくと、可
変デイレイ・ライン１４の特性が線形でなくて
も、直ちに所望のパルス幅が出力できる。
第３図は本発明の変形例であり、第１図のAD
変換器１２をDA変換器１３とコンパレータ３０
で構成したものである。第３図によれば簡単な構
成となる。しかし、DA変換器とコンパレータに
より、逐次比較方式のAD変換を行なうため、そ
のぶんパルス幅の読取りに時間がかかる。
変換器１２をDA変換器１３とコンパレータ３０
で構成したものである。第３図によれば簡単な構
成となる。しかし、DA変換器とコンパレータに
より、逐次比較方式のAD変換を行なうため、そ
のぶんパルス幅の読取りに時間がかかる。
第４図は、時間・電圧変換器１１の具体的構成
例を示した図である。同図において、４１はRS
フリツプフロツプ、４２は遅延線、４３，４６は
定電流源、４４，４５は電流スイツチ、４７は積
分用のコンデンサ、４８はクランプ用のダイオー
ド、４９はバツフアアンプである。このような構
成の時間・電圧変換器によれば、端子ｐ２に印加
された信号のパルス幅は、コンデンサ４７の端子
電圧に変換される。この第４図に示した装置の動
作は、本出願人が昭和61年６月24日にした特許出
願『時間計測装置』に詳しく記載されているの
で、本明細書ではその動作説明を省略する。
例を示した図である。同図において、４１はRS
フリツプフロツプ、４２は遅延線、４３，４６は
定電流源、４４，４５は電流スイツチ、４７は積
分用のコンデンサ、４８はクランプ用のダイオー
ド、４９はバツフアアンプである。このような構
成の時間・電圧変換器によれば、端子ｐ２に印加
された信号のパルス幅は、コンデンサ４７の端子
電圧に変換される。この第４図に示した装置の動
作は、本出願人が昭和61年６月24日にした特許出
願『時間計測装置』に詳しく記載されているの
で、本明細書ではその動作説明を省略する。
ハ 「本発明の効果」
以上述べたように、本発明によれば、基準クロ
ツクの周期の整数倍のパルスをつくり、これに高
分解能な端数パルスもつくつて加え合せるので、
高分解能で高安定、かつパルス幅の可変範囲が非
常に大きいパルス信号を発生することができる。
ツクの周期の整数倍のパルスをつくり、これに高
分解能な端数パルスもつくつて加え合せるので、
高分解能で高安定、かつパルス幅の可変範囲が非
常に大きいパルス信号を発生することができる。
また、端数パルス発生には、時間・電圧変換器
を用いて帰還をかけているので高速・高安定なパ
ルスを発生することができる。また、デイレイ・
ラインの制御は、DA変換器で直接行なうように
しているので、より高速に所望のパルスを出力で
きるとともに、温度変動やデイレイ・ラインの非
線形性などの補正が容易に行える効果もある。
を用いて帰還をかけているので高速・高安定なパ
ルスを発生することができる。また、デイレイ・
ラインの制御は、DA変換器で直接行なうように
しているので、より高速に所望のパルスを出力で
きるとともに、温度変動やデイレイ・ラインの非
線形性などの補正が容易に行える効果もある。
第１図は本発明に係るパルス発生器の構成例を
示す図、第２図は第１図装置の各信号のタイムチ
ヤート、第３図は第１図装置の変形例を示す図、
第４図は時間・電圧変換器の構成例を示す図であ
る。 １１……時間・電圧変換器、１２……AD変換
器、１３……DA変換器、１４……可変デイレ
イ・ライン、１５……コントロール回路、１６，
１７……ゲート回路、１８……CPU、２０……
端数パルス発生器。
示す図、第２図は第１図装置の各信号のタイムチ
ヤート、第３図は第１図装置の変形例を示す図、
第４図は時間・電圧変換器の構成例を示す図であ
る。 １１……時間・電圧変換器、１２……AD変換
器、１３……DA変換器、１４……可変デイレ
イ・ライン、１５……コントロール回路、１６，
１７……ゲート回路、１８……CPU、２０……
端数パルス発生器。
Claims (1)
- 【特許請求の範囲】 １ 基準クロツクの周期の整数倍を表わす信号Ｓ
１と、端数パルス幅を表わす信号Ｓ２とを出力す
るCPUと、 前記信号Ｓ１と基準クロツクを導入し、基準ク
ロツクの周期の整数倍のパルス幅信号Ｂを作成す
るコントロール回路と、 前記信号Ｓ２に応じたパルス幅の端数パルス幅
信号Ｓ３を出力する端数パルス発生器と、 この端数パルス発生器の出力信号Ｓ３を導入
し、この信号Ｓ３のパルス幅を計測してその値を
前記CPUへ帰還する手段１１，１２と、 コントロール回路の出力信号Ｂのパルス幅と、
端数パルス発生器の出力信号Ｓ３のパルス幅の加
算を行ない、パルス幅Ｔの信号を出力する手段
と、 を備え、 前記パルス幅Ｔが設定された値となるように、
前記手段１１，１２からの帰還信号に基づいて
CPUが端数パルス幅を表わす信号Ｓ２の値を制
御するようにしたパルス発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149776A JPS637015A (ja) | 1986-06-27 | 1986-06-27 | パルス発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149776A JPS637015A (ja) | 1986-06-27 | 1986-06-27 | パルス発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637015A JPS637015A (ja) | 1988-01-12 |
| JPH0361368B2 true JPH0361368B2 (ja) | 1991-09-19 |
Family
ID=15482475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149776A Granted JPS637015A (ja) | 1986-06-27 | 1986-06-27 | パルス発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637015A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060864A (en) * | 1988-09-27 | 1991-10-29 | Mazda Motor Corporation | Perfume emitting device for use in an automobile |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4438404A (en) * | 1982-01-04 | 1984-03-20 | Tektronix, Inc. | Signal sampling system |
-
1986
- 1986-06-27 JP JP61149776A patent/JPS637015A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637015A (ja) | 1988-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4345241A (en) | Analog-to-digital conversion method and apparatus | |
| US7884748B2 (en) | Ramp-based analog to digital converters | |
| JP2002084186A (ja) | タイミング信号発生回路、及び、それを備えた半導体検査装置 | |
| US4034367A (en) | Analog-to-digital converter utilizing a random noise source | |
| JPH0682573A (ja) | 時間間隔検出回路 | |
| JPH0361368B2 (ja) | ||
| JPS6378610A (ja) | ２逓倍クロツク発生回路 | |
| JPS6352202A (ja) | デジタル制御方法及びデジタル制御回路 | |
| SU1524173A1 (ru) | Устройство дл измерени динамических характеристик цифроаналоговых преобразователей | |
| JP3271323B2 (ja) | 時間測定回路 | |
| JPH05211442A (ja) | アナログ・ディジタル変換器の試験方法 | |
| JP3498088B2 (ja) | 集積回路 | |
| JPS62160814A (ja) | パルス発生装置 | |
| JPH0514150A (ja) | 可変遅延装置 | |
| SU732903A1 (ru) | Функциональное интегрирующее устройство | |
| JPH0373034B2 (ja) | ||
| JPS62207963A (ja) | 波形サンプリング装置の時間軸回路 | |
| JPH01170221A (ja) | アナログデイジタル変換装置 | |
| RU1795479C (ru) | Устройство дл делени аналоговых сигналов | |
| SU752366A1 (ru) | Устройство дл делени аналоговых сигналов | |
| JPH0712852A (ja) | 波形生成機能付き波形測定装置 | |
| JPS627220A (ja) | 高速用ａｄ変換装置 | |
| JPS644377B2 (ja) | ||
| RU2237358C1 (ru) | Растровый интерполятор | |
| JPS6013615B2 (ja) | アナログ・デジタル変換器 |