JPH0361370B2 - - Google Patents
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- JPH0361370B2 JPH0361370B2 JP56004323A JP432381A JPH0361370B2 JP H0361370 B2 JPH0361370 B2 JP H0361370B2 JP 56004323 A JP56004323 A JP 56004323A JP 432381 A JP432381 A JP 432381A JP H0361370 B2 JPH0361370 B2 JP H0361370B2
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- Japan
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- potential
- circuit
- mos transistor
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- power supply
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は素子の微細化および動作速度の高速
化を可能とする絶縁ゲート型電界効果トランジス
タによつて構成された半導体集積回路に関する。 最近のMOS型集積回路では個々の素子が増々
微細化されていく方向にあり、これに伴つて
MOSトランジスタのソース、ドレインとなる拡
散層の深さが浅くなつたり、ゲート膜厚やゲート
の長さが減少する傾向にある。ところが、このよ
うにトランジスタサイズやゲート膜厚等が従来に
比べ微細化されてきているにもかかわらず、電源
電圧は末だたとえば、＋5Vというように高いまま
で使用されているのが実状である。これはTTL
等、他の集積回路との関係で、MOS型集積回路
だけが異なる電源を使用することは実用的でない
ということがその使用理由の一つである。この結
果、MOS型集積回路では、電源電圧が高いまま
でトランジスタサイズだけが小さくなつたため、
パンチスルー電圧の低下、ドレイン近傍でインパ
クトアイオナイゼーシヨン（Impact ionization）
が発生した際にゲート膜への電子注入によるしき
い電圧VTHの変動等種々の問題が生じてきた。こ
のために従来では、たとえばパンチスルー電圧を
改善するためにチヤネル部分の不純物濃度をイオ
ンインプランテーシヨン等の方法によつて高くす
るなどの対策をする必要がある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、集積回
路内部では外部から供給される電源電圧幅よりも
小さな電圧幅でトランジスタを動作させることに
よつて、パンチスルー電圧の低下、VTHの変動等
の不都合を起こすことなしに、素子の微細化およ
び動作速度の高速化を可能とする半導体集積回路
を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第１図において１は機能回路であり、こ
の機能回路１は、外部から供給される正極性の電
源電圧VC（たとえば＋5V）印加点と回路点２と
の間に直列挿入されるデイプレツシヨン型の負荷
MOSトランジスタ３およびエンハンスメント型
の駆動MOSトランジスタ４からなるＥ／Ｄ形イ
ンバータINVを複数個縦続接続して構成したも
のである。すなわち、この機能回路１は、入力を
反転して出力する論理動作を行う一種の論理回路
である。そして上記回路点２と基準電位点（接地
電位点）との間にはエンハンスメント型のMOS
トランジスタ５のドレイン・ソース回路が挿入さ
れる。 一方、上記電源電圧VC印加点と基準電位点と
の間には一対のインピーダンス素子、たとえば抵
抗６，７が直列挿入され、VCはこの両抵抗６，
７によつて分割されてその直接続点８には所定電
圧V8が得られるようになつている。また、VC印
加点にはエンハンスメント型のMOSトランジス
タ９のドレインが接続され、さらにこのMOSト
ランジスタ９のゲートは上記直列接続点８に接続
されて、上記電圧V8が供給されるようになつて
いる。 また、図において１０は、それぞれデイプレツ
シヨン型の負荷MOSトランジスタ１１およびデ
イプレツシヨン型の駆動MOSトランジスタ１２
からなる一対の増幅器１３ａ，１３ｂと、電流源
用のテイプレツシヨン型のMOSトランジスタ１
４からなる差動増幅回路であり、一方の入力とし
て増幅器１３ａ側の駆動MOSトランジスタ１２
のゲートには上記MOSトランジスタ９のソース
電位VSが、他方の入力として増幅器１３ｂ側の
駆動MOSトランジスタ１２のゲートには上記回
路点２の電位V2がそれぞれ供給されるようにな
つている。そしてこの差動増幅回路１０の両方の
出力VOUT１，OUT１はもう一つの差動増幅回路
２０に供給されるようになつている。 差動増幅回路２０は、それぞれデイプレツシヨ
ン型の負荷MOSトランジスタ２１およびエンハ
ンスメント型の駆動MOSトランジスタ２２から
なる一対の増幅器２３ａ，２３ｂと、電流源用の
デイプレツシヨン型のMOSトランジスタ２４と
からなり、一方の入力として増幅器２３ａ側の駆
動MOSトランジスタ２２のゲートには上記差動
増幅回路１０の一方の出力VOUT１が、他方の入
力として増幅器２３ｂ側の駆動MOSトランジス
タ２２のゲートには上記差動増幅回路１０の他方
の出力OUT１がそれぞれ供給されるようになつ
ている。そしてこの差動増幅回路２０の増幅器２
３ｂ側の出力VOUT２は前記MOSトランジスタ５
のゲートに供給されるようになつている。なお、
上記構成においてMOSトランジスタはすべてｎ
チヤンネルのものである。 次に上記のように構成された回路の作用を説明
する。いま、MOSトランジスタ９のドレインに
は電源電圧VCが、ゲートには設定電圧V8がそれ
ぞれ供給されているため、通常このMOSトラン
ジスタ９のソース電位VSはV8−VTH（ただし、VTH
はMOSトランジスタ９のしきい電圧）で一定に
なつている。たとえば、V8が＋0.5V、VTHが−
0.5VであればVSは＋1.0V一定となる。このとき
上記MOSトランジスタ９のソース電位VSが差動
増幅回路１０の一方の入力として供給されるた
め、回路点２の電位はVSと等しい＋1.0Vに設定
される。この結果機能回路１は＋5Vと＋1Vとの
間の電圧幅で動作することになる。 一方、パンチスルー、シヨートチヤネル効果等
によつてMOSトランジスタ９のVTHが低下する
と、ソース電位VSはそのVTHの変化分だけ上昇す
る。ソース電位VSが上昇することによつて、上
記パンチスルー、シヨートチヤネル効果等による
VTHの低下分が補える程度にそのバツクゲートバ
イアスがかかる。この結果、このMOSトランジ
スタ９の見かけ上のVTHは低下する前の値に戻さ
れることになる。このときにも回路点２の電位は
VSと等しい電位に設定されるため、機能回路１
は＋5Vと前記＋1Vよりも高い電圧、たとえば＋
1.5Vとの間の前よりも小さな電圧幅で動作する
ことになり、機能回路１内の各MOSトランジス
タを微細化していても、パンチスルー電圧の低
下、VTHの変動等の不都合は起らない。また上記
電圧幅を小さくする方法は、低い方の電位、すな
わち、回路点２の電位V2を高くするようにして
いるので、機能回路１内の各MOSトランジスタ
にバツクゲートバイアスが加わり、拡散容量が減
少して、微細化したことによる容量の減少とあい
まつて、動作の高速化がさらに可能となる。 第２図はこの発明の他の実施例の構成を示すも
のであり、この実施例回路が上記実施例回路と異
なるところは、差動増幅回路２０の代わりにデイ
プレツシヨン型の負荷MOSトランジスタ３１と
エンハンスメント型の駆動MOSトランジスタ３
２からなる増幅器３３を設け、この増幅器３３に
よつて前記差動増幅回路１０の一方出力OUT１
を増幅し、この出力を前記MOSトランジスタ５
のゲートに供給すると共に、この増幅器３３およ
び前記差動増幅回路１０に、非動作時にパワーダ
ウン信号が供給されオフ状態となるエンハン
スメント型のMOSトランジスタ１５，３４それ
ぞれを設けたことにある。そしてこのような回路
では、機能回路１の非動作時にMOSトランジス
タ１５，３４が共にオフして、差動増幅回路１
０、増幅器３３における消費電流をほとんど零に
することができる。 しかも上記各実施例では、機能回路１における
消費電流が増加もしくは減少し、回路点２の電位
V2が変化するようなことがあつても、このV2の
値がMOSトランジスタ９のソース電位VSと一致
するように制御されるので、最終的には消費電流
の大小にかかわらずに電位V2を常に一定するこ
とができ、機能回路１内のMOSトランジスタに
常に一定のバツクゲートバイアスを加わえること
ができる。 なお、この発明は上記実施例に限定されるもの
ではなく、たとえば機能回路は、Ｅ／Ｄ形インバ
ータINVを複数個縦続接続して構成する場合に
ついて説明したが、これはどのような構成であつ
てもよい。また、上記実施例では、回路点２の電
位を、差動増幅回路を用いて決める様にしたが、
これは第１図、第２図に示したMOSトランジス
タ９のソース電位に対応した電位を発生するもの
ならば、どんな回路を用いてもよいことは言うま
でもない。 以上、説明したように、この発明の半導体集積
回路では外部から供給される電源電圧幅よりも小
さな電圧幅でトランジスタを動作させるようにし
たので、パンチスルー電圧の低下、VTHの変動等
の不都合を起こすことなしに、素子の微細化およ
び自動速度の高速化が可能である。しかも、従来
のようなエンハンスメント型のMOSトランジス
タを作るための特別のイオンインプランテーシヨ
ンの工程は不必要である。 すなわち、2.0×1014atom／cm3のＰ型不純物を
含んだ基板を用いた場合に、ゲート膜厚を800Å
とすれば、チヤネル領域にイオンインプランテー
シヨンを行なわなければ、VTHは−0.2V程度にな
る。つまりこのようなVTHであつても、回路点２
の電位V2が＋1Vであれば、実質的にVTHが上昇
するためである。
化を可能とする絶縁ゲート型電界効果トランジス
タによつて構成された半導体集積回路に関する。 最近のMOS型集積回路では個々の素子が増々
微細化されていく方向にあり、これに伴つて
MOSトランジスタのソース、ドレインとなる拡
散層の深さが浅くなつたり、ゲート膜厚やゲート
の長さが減少する傾向にある。ところが、このよ
うにトランジスタサイズやゲート膜厚等が従来に
比べ微細化されてきているにもかかわらず、電源
電圧は末だたとえば、＋5Vというように高いまま
で使用されているのが実状である。これはTTL
等、他の集積回路との関係で、MOS型集積回路
だけが異なる電源を使用することは実用的でない
ということがその使用理由の一つである。この結
果、MOS型集積回路では、電源電圧が高いまま
でトランジスタサイズだけが小さくなつたため、
パンチスルー電圧の低下、ドレイン近傍でインパ
クトアイオナイゼーシヨン（Impact ionization）
が発生した際にゲート膜への電子注入によるしき
い電圧VTHの変動等種々の問題が生じてきた。こ
のために従来では、たとえばパンチスルー電圧を
改善するためにチヤネル部分の不純物濃度をイオ
ンインプランテーシヨン等の方法によつて高くす
るなどの対策をする必要がある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、集積回
路内部では外部から供給される電源電圧幅よりも
小さな電圧幅でトランジスタを動作させることに
よつて、パンチスルー電圧の低下、VTHの変動等
の不都合を起こすことなしに、素子の微細化およ
び動作速度の高速化を可能とする半導体集積回路
を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第１図において１は機能回路であり、こ
の機能回路１は、外部から供給される正極性の電
源電圧VC（たとえば＋5V）印加点と回路点２と
の間に直列挿入されるデイプレツシヨン型の負荷
MOSトランジスタ３およびエンハンスメント型
の駆動MOSトランジスタ４からなるＥ／Ｄ形イ
ンバータINVを複数個縦続接続して構成したも
のである。すなわち、この機能回路１は、入力を
反転して出力する論理動作を行う一種の論理回路
である。そして上記回路点２と基準電位点（接地
電位点）との間にはエンハンスメント型のMOS
トランジスタ５のドレイン・ソース回路が挿入さ
れる。 一方、上記電源電圧VC印加点と基準電位点と
の間には一対のインピーダンス素子、たとえば抵
抗６，７が直列挿入され、VCはこの両抵抗６，
７によつて分割されてその直接続点８には所定電
圧V8が得られるようになつている。また、VC印
加点にはエンハンスメント型のMOSトランジス
タ９のドレインが接続され、さらにこのMOSト
ランジスタ９のゲートは上記直列接続点８に接続
されて、上記電圧V8が供給されるようになつて
いる。 また、図において１０は、それぞれデイプレツ
シヨン型の負荷MOSトランジスタ１１およびデ
イプレツシヨン型の駆動MOSトランジスタ１２
からなる一対の増幅器１３ａ，１３ｂと、電流源
用のテイプレツシヨン型のMOSトランジスタ１
４からなる差動増幅回路であり、一方の入力とし
て増幅器１３ａ側の駆動MOSトランジスタ１２
のゲートには上記MOSトランジスタ９のソース
電位VSが、他方の入力として増幅器１３ｂ側の
駆動MOSトランジスタ１２のゲートには上記回
路点２の電位V2がそれぞれ供給されるようにな
つている。そしてこの差動増幅回路１０の両方の
出力VOUT１，OUT１はもう一つの差動増幅回路
２０に供給されるようになつている。 差動増幅回路２０は、それぞれデイプレツシヨ
ン型の負荷MOSトランジスタ２１およびエンハ
ンスメント型の駆動MOSトランジスタ２２から
なる一対の増幅器２３ａ，２３ｂと、電流源用の
デイプレツシヨン型のMOSトランジスタ２４と
からなり、一方の入力として増幅器２３ａ側の駆
動MOSトランジスタ２２のゲートには上記差動
増幅回路１０の一方の出力VOUT１が、他方の入
力として増幅器２３ｂ側の駆動MOSトランジス
タ２２のゲートには上記差動増幅回路１０の他方
の出力OUT１がそれぞれ供給されるようになつ
ている。そしてこの差動増幅回路２０の増幅器２
３ｂ側の出力VOUT２は前記MOSトランジスタ５
のゲートに供給されるようになつている。なお、
上記構成においてMOSトランジスタはすべてｎ
チヤンネルのものである。 次に上記のように構成された回路の作用を説明
する。いま、MOSトランジスタ９のドレインに
は電源電圧VCが、ゲートには設定電圧V8がそれ
ぞれ供給されているため、通常このMOSトラン
ジスタ９のソース電位VSはV8−VTH（ただし、VTH
はMOSトランジスタ９のしきい電圧）で一定に
なつている。たとえば、V8が＋0.5V、VTHが−
0.5VであればVSは＋1.0V一定となる。このとき
上記MOSトランジスタ９のソース電位VSが差動
増幅回路１０の一方の入力として供給されるた
め、回路点２の電位はVSと等しい＋1.0Vに設定
される。この結果機能回路１は＋5Vと＋1Vとの
間の電圧幅で動作することになる。 一方、パンチスルー、シヨートチヤネル効果等
によつてMOSトランジスタ９のVTHが低下する
と、ソース電位VSはそのVTHの変化分だけ上昇す
る。ソース電位VSが上昇することによつて、上
記パンチスルー、シヨートチヤネル効果等による
VTHの低下分が補える程度にそのバツクゲートバ
イアスがかかる。この結果、このMOSトランジ
スタ９の見かけ上のVTHは低下する前の値に戻さ
れることになる。このときにも回路点２の電位は
VSと等しい電位に設定されるため、機能回路１
は＋5Vと前記＋1Vよりも高い電圧、たとえば＋
1.5Vとの間の前よりも小さな電圧幅で動作する
ことになり、機能回路１内の各MOSトランジス
タを微細化していても、パンチスルー電圧の低
下、VTHの変動等の不都合は起らない。また上記
電圧幅を小さくする方法は、低い方の電位、すな
わち、回路点２の電位V2を高くするようにして
いるので、機能回路１内の各MOSトランジスタ
にバツクゲートバイアスが加わり、拡散容量が減
少して、微細化したことによる容量の減少とあい
まつて、動作の高速化がさらに可能となる。 第２図はこの発明の他の実施例の構成を示すも
のであり、この実施例回路が上記実施例回路と異
なるところは、差動増幅回路２０の代わりにデイ
プレツシヨン型の負荷MOSトランジスタ３１と
エンハンスメント型の駆動MOSトランジスタ３
２からなる増幅器３３を設け、この増幅器３３に
よつて前記差動増幅回路１０の一方出力OUT１
を増幅し、この出力を前記MOSトランジスタ５
のゲートに供給すると共に、この増幅器３３およ
び前記差動増幅回路１０に、非動作時にパワーダ
ウン信号が供給されオフ状態となるエンハン
スメント型のMOSトランジスタ１５，３４それ
ぞれを設けたことにある。そしてこのような回路
では、機能回路１の非動作時にMOSトランジス
タ１５，３４が共にオフして、差動増幅回路１
０、増幅器３３における消費電流をほとんど零に
することができる。 しかも上記各実施例では、機能回路１における
消費電流が増加もしくは減少し、回路点２の電位
V2が変化するようなことがあつても、このV2の
値がMOSトランジスタ９のソース電位VSと一致
するように制御されるので、最終的には消費電流
の大小にかかわらずに電位V2を常に一定するこ
とができ、機能回路１内のMOSトランジスタに
常に一定のバツクゲートバイアスを加わえること
ができる。 なお、この発明は上記実施例に限定されるもの
ではなく、たとえば機能回路は、Ｅ／Ｄ形インバ
ータINVを複数個縦続接続して構成する場合に
ついて説明したが、これはどのような構成であつ
てもよい。また、上記実施例では、回路点２の電
位を、差動増幅回路を用いて決める様にしたが、
これは第１図、第２図に示したMOSトランジス
タ９のソース電位に対応した電位を発生するもの
ならば、どんな回路を用いてもよいことは言うま
でもない。 以上、説明したように、この発明の半導体集積
回路では外部から供給される電源電圧幅よりも小
さな電圧幅でトランジスタを動作させるようにし
たので、パンチスルー電圧の低下、VTHの変動等
の不都合を起こすことなしに、素子の微細化およ
び自動速度の高速化が可能である。しかも、従来
のようなエンハンスメント型のMOSトランジス
タを作るための特別のイオンインプランテーシヨ
ンの工程は不必要である。 すなわち、2.0×1014atom／cm3のＰ型不純物を
含んだ基板を用いた場合に、ゲート膜厚を800Å
とすれば、チヤネル領域にイオンインプランテー
シヨンを行なわなければ、VTHは−0.2V程度にな
る。つまりこのようなVTHであつても、回路点２
の電位V2が＋1Vであれば、実質的にVTHが上昇
するためである。
第１図は、この発明に係る半導体集積回路の一
実施例の回路構成図、第２図はこの発明の他の実
施例の回路構成図である。 １……機能回路、２……回路点、５，９……エ
ンハンスメント型のMOSトランジスタ、６，７
……抵抗、１０，２０……差動増幅回路、３３…
…増幅器。
実施例の回路構成図、第２図はこの発明の他の実
施例の回路構成図である。 １……機能回路、２……回路点、５，９……エ
ンハンスメント型のMOSトランジスタ、６，７
……抵抗、１０，２０……差動増幅回路、３３…
…増幅器。
Claims (1)
- 【特許請求の範囲】 １ 高電位電源供給端子と、 接地電位電源供給端子と、 上記高電位電源供給端子に供給される高電位と
上記接地電位電源供給端子に供給される接地電位
とから、上記高電位と接地電位の間の値を有する
基準電位を発生する基準電位発生手段と、 上記高電位電源供給端子に供給される高電位と
上記接地電位電源供給端子に供給される接地電位
の間の中間電位を形成し、この中間電位が上記基
準電位と一致する方向に制御する内部電位発生回
路と、 上記高電位と上記内部電位発生回路で形成され
る中間電位との間で動作し、かつバツクゲートバ
イアスが加わる状態で論理動作する回路と を具備したことを特徴とする半導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56004323A JPS57118442A (en) | 1981-01-14 | 1981-01-14 | Semiconductor integrated circuit |
| US06/337,969 US4542485A (en) | 1981-01-14 | 1982-01-08 | Semiconductor integrated circuit |
| GB8200825A GB2091459B (en) | 1981-01-14 | 1982-01-12 | Semiconductor integrated circuit |
| DE3200976A DE3200976C2 (de) | 1981-01-14 | 1982-01-14 | Integrierte Halbleiterschaltung |
| DE3249749A DE3249749C2 (ja) | 1981-01-14 | 1982-01-14 | |
| GB08415010A GB2143698B (en) | 1981-01-14 | 1984-06-13 | Semiconductor integrated memory circuit |
| GB08415009A GB2142795B (en) | 1981-01-14 | 1984-06-13 | Semiconductor power down switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56004323A JPS57118442A (en) | 1981-01-14 | 1981-01-14 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118442A JPS57118442A (en) | 1982-07-23 |
| JPH0361370B2 true JPH0361370B2 (ja) | 1991-09-19 |
Family
ID=11581239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56004323A Granted JPS57118442A (en) | 1981-01-14 | 1981-01-14 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57118442A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935217B2 (ja) * | 1977-03-31 | 1984-08-27 | シャープ株式会社 | Ｃ−ｍｏｓ回路 |
| US4300061A (en) * | 1979-03-15 | 1981-11-10 | National Semiconductor Corporation | CMOS Voltage regulator circuit |
-
1981
- 1981-01-14 JP JP56004323A patent/JPS57118442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57118442A (en) | 1982-07-23 |
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