JPH0361374B2

JPH0361374B2 -

Info

Publication number: JPH0361374B2
Application number: JP3723986A
Authority: JP
Inventors: Atsushi Yamashita; Tadayoshi Kato; Masaru Moriwake
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-24
Filing date: 1986-02-24
Publication date: 1991-09-19
Also published as: JPS62195931A

Description

【発明の詳細な説明】〔概要〕ノード番号とこのノード番号に対応するパスメ
モリの内容とによつて、このノード番号で生き残
りとして選択された側のノード番号を求めること
を繰り返して、最後に到達したノード番号から復
号出力を得るパストレース方式を適用したビタビ
復号器に於いて、１復号サイクル前のノード番号
と一致するノード番号に於いてトレースを打ち切
るパストレース制御部を設けたものであり、誤り
率が極端に悪くならない限り、２回以下程度のト
レースでノード番号が一致することになり、復号
速度を向上することができる。

〔産業上の利用分野〕

本発明は、パストレース方式を適用したビタビ
復号器に関するものである。

ビタビ復号器（Viterbi Decoder）は、畳み込
み符号の最尤復号法に使用されるものであり、既
知の複数個の符号系列のうち、受信符号系列に最
も符号距離が近いパスを最尤パスとして選択し、
この選択されたパスに対応して復号データを得る
ものであり、誤り訂正能力が高いことから、衛星
通信等の復号器として使用されている。

〔従来の技術〕

ビタビ復号器は、分配器とACS回路とパスメ
モリとを主要素として構成され、ACS回路は、
加算器（Adder）と比較器（Comparator）とセ
レクタ（Selector）とから構成されている。分配
器は、受信装置の復調出力の受信符号からブラン
チメトリツクを計算するものであり、そのブラン
チメトリツクはACS回路に加えられて、１シン
ボル前のパスメトリツクと加算され、加算結果は
新しいパスメトリツクとなり、これらのパスメト
リツクの比較により小さい方を最尤パスのパスメ
トリツクとし、そのパスメトリツクとパスセレク
ト信号とが出力される。パスメモリは、ACS回
路からのパスセレクト信号が加えられて、最尤パ
スの経歴が記憶されるもので、セレクタとフリツ
プフロツプとからなりパスメモリセルを多段に接
続した構成、又はランダムアクセスメモリが用い
られる。

このようなビタビ復号器に於いては、符号の拘
束長を大きくする程、誤り訂正能力が大きくなる
ものであるが、回路規模が指数関数的に増大する
ので、通常は、３〜７程度の拘束長が採用されて
いる。

例えば、受信符号の符号化率が１／２、拘束長
が４の場合に、その受信符号を８値軟判定で判定
すると、直交変調信号の復調出力信号Ｉ，Ｑは、
それぞれ３ビツト構成の判定出力となり、合計で
６ビツトが分配器に入力される。分配器では、前
述のようにブランチメトリツクを計算するもので
あり、（Ｉ＋Ｑ）、（Ｉ＋）、（＋Ｑ）、（＋
）
の１〜14を示す４ビツト構成の４種類のブランチ
メトリツクが出力される。

又ACS回路は、拘束長をＫとすると、2^K-1個の
ACS部から構成されるもので、Ｋ＝４の場合に
は、８個のACS部から構成されることになる。
各ACS部では、このブランチメトリツクと１シ
ンボル前のパスメトリツクとを加算器で加算して
新しいパスメトリツクとし、比較器で新しいパス
メトリツクを比較して小さい方を選択するパスセ
レクト信号を出力すると共に、このパスセレクト
信号によつてセレクタを制御してパスメトリツク
を出力する。この場合、パスメトリツクが次第に
大きい値となるから、或る閾値となると、演算結
果がオーバフローしないように正規化処理が行わ
れる。

８個のACS部からそれぞれ出力されるパスセ
レクト信号はパスメモリに加えられ、最尤パスの
経歴が記憶され、パスメトリツクが最小となる経
歴のパスメモリの内容が復号出力となる。

第１４図は従来例のパスメモリのブロツク図を
示し、拘束長Ｋ＝３の場合を例として示すもので
ある。同図に於いて、４１〜４４はACS部、MS
１１〜MS４３はパスメモリセルである。このパ
スメモリは、３段のみ示してあるが、通常は拘束
長の５或いは６倍程度の段数が用いられる。又パ
スメモリセルMSij（ｉ、ｊ＝１、２、３、…）
は、下方に拡大して示すように、それぞれセレク
タ４４とフリツプフロツプ４５とから構成されて
いる。セレクタ４４はACS部からのパスセレク
ト信号によつて選択動作し、その選択出力をフリ
ツプフロツプ４５のデータ端子Ｄに加えるもの
で、クロツク端子CKにクロツク信号が加えられ、
出力端子Ｑからの出力信号が次段の２個のパスメ
モリセルに加えられる。

初段のパスメモリセルMS１１，MS２１，MS
３１，MS４１は、“０”、“１”、“０”、“１”が
それぞれ初段入力として加えられ、パスセレクト
信号に対応して順次内部状態を遷移させるように
シフトされることになる。即ち、復号サイクル毎
にACS部４１〜４４で生き残りパスと判定した
側のパスメモリセルの内容を、パスセレクト信号
を用いて転送することになる。

又第１５図は、ランダムアクセスメモリ
（RAM）を用いて構成した従来のパスメモリを
示すものであり、５１は初段入力設定部、５２，
５３はランダムアクセスメモリ（RAM）、ADは
アドレス入力端子、DIはデータ入力端子、DOは
データ出力端子、５４は多数決回路等からなる出
力処理部である。

このパスメモリは、２個のメモリを用いて多重
化したものであり、例えば、前述のパスメモリの
或るパスメモリセルに相当する或るノード番号Ｉ
に於いて、メモリ５２のアドレスに、〓Ｉ／２」
と、2^K-1＋〓Ｉ／２」とのうちの生き残りとして
選択された方のノード番号を設定し、又メモリ５
３のアドレスにＩを設定して、メモリ５２のデー
タ出力端子DOからメモリ５３のデータ入力端子
DIにデータ（パス情報）を転送する。これを全
ノードについて行い、出力処理部５４から復号出
力を導出する。次の復号サイクルでは、メモリ５
３のデータ出力端子DOからメモリ５２のデータ
入力端子DIにデータ（パス情報）を転送する。
なお、前述の〓Ｉ／２」は、Ｉ／２を超えない最
大の整数を示すガウス記号である。

又パスメモリに記憶されたパス選択情報を遡る
ことにより、最尤パスを決定するパストレース方
式が提案されている。このパストレース方式は、
ノード番号とそのノード番号に対応したパスメモ
リの内容とにより、そのノードに於いて生き残り
として選択された側のノード番号を求め、これを
繰り返して、パスメモリの最後に到達した時のノ
ード番号から復号出力を得る方式である。

〔発明が解決しようとする問題点〕

前述の第１４図に示す従来例に於いては、パス
メモリセルが、セレクタ４４とフリツプフロツプ
４５とからなる構成であるから、ランダムアクセ
スメモリのように集積回路化することが困難であ
る欠点がある。

又第１５図に示す従来例に於いては、ランダム
アクセスメモリを用いることにより、集積回路化
したパスメモリを構成することができるが、多重
化している為に、例えば、拘束長７の復号器を構
成する場合に、１復号サイクル当りメモリ５２，
５３を64回アクセスする必要がある。従つて、復
号処理速度を向上することが困難である欠点があ
る。又多重度を低下させてアクセス回数を減少さ
せることも考えられるが、その場合はメモリの個
数が増加することになる。

又前述の従来のパストレース方式は、パスメモ
リの段数に対応してノード番号の演算を繰り返す
ことにより、最尤パスのトレースを行うものであ
るから、パスメモリに対するアクセス回数が多く
なり、復号処理速度を向上することが困難である
欠点がある。

本発明は、１復号サイクル当りのメモリへのア
クセス回数を少なくして、復号処理速度を向上さ
せることを目的とするものである。

〔問題点を解決するための手段〕

本発明のビタビ復号器は、パストレース方式を
適用し、パスメモリへのアクセス回数を少なくし
たものであり、第１図を参照して説明する。

受信符号からブランチメトリツクを求める分配
器１と、この分配器１からのブランチメトリツク
と１シンボル前のパスメトリツクとを加算し、そ
の加算出力の新たなパスメトリツク及びこのパス
メトリツクの比較による最尤パス選択を行うパス
セレクト信号とを出力するACS回路２と、パス
セレクト信号を記憶するパスメモリ３と、トレー
スを行つたノード番号を記憶するトレースメモリ
５と、ノード番号に対応するパスメモリ３の読出
内容とそのノード番号とにより、そのノードに於
ける生き残りとして選択された側のノード番号を
求めることを繰り返し、トレースメモリ５に記憶
された１復号サイクル前のノード番号と一致した
時にトレースを打ち切るように制御するパストレ
ース制御部４とを備えたもので、このパストレー
ス制御部４から復号出力が導出される。

〔作用〕

或る復号サイクルに於ける最尤パスと、その前
の復号サイクルに於ける最尤パスとは殆ど同一と
なる確率が高いものである。従つて、ノード番号
をトレースメモリ５に記憶しておいて、トレース
時に求めたノード番号と１復号サイクル前のノー
ド番号とが一致すると、それ以降のノード番号が
一致することになるから、最初に一致した時点で
トレースを打ち切ることができる。即ち、最後ま
でトレースを行わないことにより、パスメモリに
対するアクセス回数を少なくすることが可能とな
り、復号処理速度を向上することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳
細に説明する。

第２図は本発明の実施例のブロツク図であり、
１１は分配器、１２はACS回路、１３は最小パ
スメトリツク検出回路、１４はタイミング発生回
路、１５はパストレース制御部、１６はパスメモ
リ、１７はトレースメモリ、１８はトレースステ
ート制御回路、１９はマルチプレクサ（MPX）、
２０はノード番号計算部、２１は比較部、２２は
ポインタ制御部、２３はトレースアドレスカウン
タ、２４，２６はアドレス制御部、２５，２７は
データ制御部である。タイミング発生回路１４
は、高速クロツク信号とデータクロツク信号とに
より、各部に供給するクツク信号及びタイミング
信号を出力するものである。又分配器１１は、受
信符号ａからブランチメトリツクを計算し、この
ブランチメトリツクｂをACS回路１２に加える
ものである。

ACS回路１２は、受信符号ａの拘束長Ｋに対
応した数の加算器、比較器及びセレクタから構成
され、タイミング発生回路１４からのタイミング
信号ｃに従つて動作し、ブランチメトリツクｂと
１シンボル前のパスメトリツクと加算器で加算
し、その加算出力の新たなパスメトリツクを比較
器で比較し、小さい方のパスメトリツクをセレク
タから出力し、そのパストリツクｅを最小パスメ
トリツク検出回路１３に加え、又比較器に於ける
比較結果を示すパスセレクト信号ｄをマルチプレ
クサ１９及びノード番号計算部２０に加える。ト
レースステート制御回路１８は、タイミング発生
回路１４からのタイミング信号により動作し、比
較部２１からの一致検出信号ｉによつてトレース
ステートの切替えを行うものである。

又ポインタ制御部２２は、復号サイクル毎にパ
スメモリ１６とトレースメモリ１７との先頭アド
レスを示すポインタを１段シフトさせるものであ
り、それによつてトレースアドレスカウンタ２３
からトレース時のアドレス信号が出力される。ア
ドレス制御部２４からパスメモリ１６に対して書
込イネーブル信号や読出イネーブル信号等の制御
信号ｊとアドレス信号ｋとが加えられ、パスメモ
リ１６からの読出データｌはデータ制御部２５に
転送され、又データ制御部２５を介して書込デー
タｌがパスメモリ１６に加えられる。又アドレス
制御部２６からトレースメモリ１７に、書込イネ
ーブル信号や読出イネーブル信号等の制御信号ｍ
とアドレス信号ｎとが加えられ、データ制御部２
７とトレースメモリ１７との間でデータ（ノード
番号）ｏが転送される。読出されたノード番号ｈ
はデータ制御部２７を介して比較部２１に加えら
れ、ノード番号計算部２０で計算されたノード番
号ｇと比較され、比較一致信号ｉはトレースステ
ート制御回路１８に加えられる。

受信符号ａが入力され、パスメモリ１６にパス
セレクト信号を書込む処理については従来例と同
様である。このパスメモリ１６及びトレースメモ
リ１７は通常のランダムアクセスメモリにより構
成されており、第３図に示すように、ポインタに
よつてパスメモリ１６及びトレースメモリ１７の
先頭アドレスが指定される。

このポインタは、ポインタ制御部２２によつて
制御され、復号サイクル毎にポインタ進行方向に
１段シフトされる。パスメモリ１６及びトレース
メモリ１７のポインタによつて指示された先頭ア
ドレスに、パスセレクト信号及び開始ノード番号
が加えられる。トレース方向は、ポインタ進行方
向と反対方向であり、ポインタによつて指示され
た先頭アドレスから開始され、トレースアドレス
カウンタからのアドレス信号に従つて、前の復号
サイクルに於けるパスセレクト信号及びノード番
号が読出される。パスメモリ１６及びトレースメ
モリ１７の物理アドレスは、トレース論理アドレ
スとポインタによる先頭アドレスとの、パスメモ
リ長を法とする和となる。その為、パスメモリ長
は2ⁿ段にすることが望ましい。

第４図はパストレース説明図であり、ノード番
号０〜７（拘束長Ｋ＝４の場合）のノードに於い
て、任意のノードを選定してトレースを開始する
ことができるものであるが、パスメトリツク最小
ノードが望ましいものである。第４図に於いて
は、パスメトリツク値が82、78、76、64、62のう
ちの最小となる62のノード番号７が、トレース開
始ノードとして選定さている。

トレース開始ノード番号N₀₀、このノード番号
N₀₀に対応するパスメモリ１６の内容をSP₀₀とす
ると、この時点でノード番号N₀₀に対応するACS
回路１２は、ノード番号N₀₁を N₀₁＝2^K-2×PS₀₀＋N₀₀／〓２」 ……(1) からの遷移を生き残りパスとして選択したことを
意味することになり、次はこのノード番号N₀₁に
対応するパスメモリ１６の内容のパスセレクト信
号PS₀₁を読出す。このような操作を繰り返すも
のである。なお、〓N₀₀／２」は、前述と同様
に、N₀₀／２を超えない最大の整数を意味するも
のである。

第４図に於いて、ステツプ１は、パスメトリツ
ク最小のノード番号N₀₀＝７と、それに対応する
パスメモリ１６の内容として、最新のパスセレク
ト信号SP₀₀の“１”とがノード番号計算部２０
に読込まれて、(1)式に従つた演算が行われ、４×
１＋３＝７となるから、ノード番号N₀₁＝７が算
出されることになる。

次のステツプ２は、このノード番号N₀₁＝７に
対応するパスメモリ１６の内容のパスセレクト信
号SP₀₁の“１”が読出されて、ノード番号N₀₂＝
７が算出される。次のステツプ３は、ノード番号
N₀₂に対応するパスメモリ１６の内容のパスセレ
クト信号SP₀₂の“０”が読出されて、ノード番
号N₀₃＝３が算出される。以下同様にして、ステ
ツプ８で、ノード番号N₀₈＝４が算出される。こ
のノード番号N₀₈＝４がトレース最後の場合に、
４＝“100”であるから、そのLSB（最下位ビツ
ト）の“０”が復号出力となる。そして、ステツ
プ１〜８に於けるノード番号が、各ステツプ毎に
トレースメモリ１７に書込まれる。

一般に、ビタビ復号器に於いては、或る復号サ
イクルで得られる最尤パスは、その前の復号サイ
クルに於ける最尤パスとほぼ同一である確率が高
いものである。換言すると、前回の復号サイクル
に於ける最尤パスを１段シフトし、それに１回分
の遷移を追加したものと同一となる確率が高いも
のである。

第５図はパストレース説明図であり、第４図の
復号サイクルの次の復号サイクルに於けるパスト
レースを示すものである。パスメモリの内容は、
先頭に最新のパスセレクト信号が加えられること
により、第４図に示す内容を１段シフトしたもの
となる。又この復号サイクルに於けるパスメトリ
ツク値が、19、18、14、５、０のうちの最小の０
のノード番号１からトレースが開始される。第４
図と同様にノード番号を求めると、ステツプ１〜
８に於いて、N₀₀＝０、N₀₁＝４、N₀₂＝６、N₀₃
＝７、N₀₄＝３、N₀₅＝１、N₀₆＝０、N₀₇＝０、
N₀₈＝０となる。そして、最後のノード番号N₀₈
＝０であるから、そのLSBの“０”を復号出力
とするものである。

各ノード番号をトレースメモリ１７に書込むも
のであるが、前回の復号サイクルに於けるトレー
スメモリを１段シフトした内容と比較すると、３
回目でノード番号７が一致することになり、それ
以降のノード番号は総て同一となる。即ち、前回
の復号サイクルに於けるノード番号と、今回の復
号サイクルに於けるノード番号とが一致した時
に、それ以降のトレースを打ち切り、前回の復号
サイクルに於ける最後のノード番号から１段前の
ノード番号を、今回の復号サイクルに於けるトレ
ースの最後のノード番号として復号出力を得るこ
とができる。

このようなトレース過程に於いて、ノード番号
計算部２０で算出したノード番号ｇと、トレース
メモリ１７から読出した前回の復号サイクルに於
けるノード番号ｈとを比較部２１で比較し、不一
致の場合は、算出したノード番号ｇをトレースメ
モリ１７に書込み、ノード番号ｇ，ｈが一致した
時は、信号ｉがトレースステート制御回路１８に
加えられて、トレースが打ち切られ、次の制御状
態に移行する。

第６図はトレース回数曲数図を示し、符号化率
１／２、拘束長７、８値軟判定の受信符号につい
て、横軸をEs／No（信号対雑音比）、縦軸を平均
トレース回数とし、パスメモリの物理長を、32
段、48段、64段とした時の平均トレース回数をそ
れぞれ曲線ａ，ｂ，ｃで示す。なお、BER（ビツ
ト誤り率）は、パスメモリの物理長が８段の場合
の復号後のビツト誤りの値を示すものである。こ
の曲線図から判るように、平均トレース回数は、
回線誤り率が極端に悪くならない限り、２回以下
となる。

第７図はパストレースの動作タイムチヤートを
示し、復号サイクル当りトレース回数を２回とし
た場合であり、従つて、復号サイクルは、Ｉ／Ｏ
ステートと、トレースステート１と、トレースス
テート２とに分けられている。又拘束長Ｋ＝７と
した時に、ACS回路からのパスセレクト信号は
64ビツトとなり、16ビツト毎に４回に分けてパス
メモリに書込む場合を示す。従つて、パスメモリ
は、８ビツト／ワードのランダムアクセスメモリ
が２個必要となる。

ACS回路からパスセレクト信号PS₀₀と、トレ
ース開始ノード番号N₀₀とが出力され、パスセレ
クト信号PS₀₀は、前述のように、16ビツトずつ
矢印で示すように４回に分けて書込まれ、後半の
２回はＩ／Ｏステートに於いて書込まれる。又こ
のＩ／Ｏステートに於いてトレースメモリから復
号出力（トレース最後のノード番号のLSB）が
読出され、次にトレース開始ノード番号N₀₀がト
レースメモリに書込まれる。又トレース開始ノー
ド番号N₀₀とパスセレクト信号PS₀₀とにより、前
述の(1)式に基づいてノード番号N₀₁が計算され
る。

第２図を参照すると、ACS回路１２からパス
セレクト信号ｄが出力され、最小パスメトリツク
検出回路１３からトレース開始ノード番号ｆが出
力され、ノード番号計算部２０に於いて(1)式に基
づいたノード番号ｇが算出される。又パスセクレ
ト信号ｄはマルチプレクサ１９からデータ制御部
２５を介してパスメモリ１６に書込データｌとし
て加えられる。この時、ポインタ制御部２２によ
るポインタによつてパスメモリ１６とトレースメ
モリ１７との先頭アドレスが指定されているの
で、そのアドレスに、64ビツトのパスセレクト信
号は、16ビツトずつ４回に分けて書込まれる。又
トレース開始ノード番号ｆは、ノード番号計算器
２０からデータ制御部２７を介してトレースメモ
リ１７に加えられる。

ノード番号N₀₁が算出されると、それに対応す
るパスセレクト信号PS₀₁がトレースステート１
に於いてパスメモリから読出され、又トレースメ
モリから前回のトレース結果のノード番号N₀₁′が
読出される。この場合、トレースステート制御回
路１８によつて制御されるトレースアドレスカウ
ンタ２３からのアドレス信号が、アドレス制御部
２４，２６をそれぞれ介して、パスメモリ１６と
トレースメモリ１７とに加えられ、パスセレクト
信号とノード番号とが読出される。

そして、先に算出されたノード番号N₀₁と読出
されたパスセレクト信号PS₀₁とによりノード番
号N₀₂が計算され、又その間に、ノード番号N₀₁，
N₀₁′の比較が行われる。これは、比較部２１に於
いて、ノード番号計算部２０で算出したノード番
号ｇと、トレースメモリ１７から読出したノード
番号ｈとを比較するもので、比較一致の場合は、
信号ｉがトレースステート制御回路１８に加えら
れるので、次の制御状態に移行される。そして、
次の復号サイクルは、トレース開始ノード番号
N₁₀から行われる。

比較不一致の場合は、更にトレースが継続され
る。即ち、算出されたノード番号N₀₂に対応する
パスセレクト信号PS₀₂が、トレースステート２
に於いてパスメモリから読出されて、ノード番号
N₀₃が計算され、又トレースメモリから読出され
た前回のトレース結果のノード番号N₀₂′と算出さ
れたノード番号N₀₂とが比較される。比較一致の
場合に、次のトレース開始ノード番号N₁₀から行
われ、前述の動作が繰り返される。

第７図は１復号サイクルでトレース終了となる
場合を示すものであるが、トレース終了とならな
い場合を第８図に示す。トレース開始ノード番号
N₀₀から順次ノード番号N₀₁，N₀₂，N₀₃が算出さ
れ、トレースステート２に於いてノード番号の比
較が行われた時に、ノード番号N₀₂とノード番号
N₀₂′とが不一致であると、次の復号サイクルで継
続してトレースを行うことになる。その場合、次
の復号サイクルのＩ／Ｏステートではトレースが
禁止され、復号出力の読出しとトレース開始ノー
ド番号N₁₀の書込み、及びパスセレクト信号PS₁₀
の後半の書込みが行われる。そして、次のトレー
スステート１に於いてノード番号N₀₃に対応する
パスセレクト信号PS₀₃が読出され、又前回のノ
ード番号N₀₃′が読出され、次のトレースステート
２に於いてノード番号N₀₃，N₀₃′の比較が行われ
る。

このように、１復号サイクルでトレースが終了
しない場合に、トレースが終了した復号サイクル
に於いて、次のトレースを開始する為の再開方式
として３種類が考えられる。第９図ａ〜ｃはそれ
ぞれのパストレース再開説明図であり、復号サイ
クル０、１、２、…に於けるトレースの開始ノー
ド番号をN₀₀，N₁₀，N₂₀，…とすると、再開方式
１は、ａに示すように、先のトレース（１復号サ
イクルで終了しなかつたトレース）が開始された
復号サイクルの次の復号サイクルで選択されたト
レース開始ノードから再開するもので、復号サイ
クル０に於けるトレース開始ノード番号N₀₀から
トレースを行つて、復号サイクル２に於いて終了
したとすると、次は復号サイクル１に於いて選択
されたトレース開始ノード番号N₁₀から開始し、
この場合にトレースが１復号サイクルで終了した
時は、次の復号サイクル２に於いて選択されたト
レース開始ノード番号N₂₀から開始する。

又再開方式２は、ｂに示すように、先のトレー
スが終了した復号サイクル（或いはその次の復号
サイクル）に於けるトレース開始ノードから再開
するものであり、前述の場合と同様に、復号サイ
クル０に於ける選択されたトレース開始ノード番
号N₀₀からトレースを行い、復号サイクル０〜２
の３復号サイクルで終了した場合、復号サイクル
１、２に於いて選択されたトレース開始ノード番
号N₁₀，N₂₀を、Ｉ／Ｏステートに於いてトレー
スメモリへ書込み、次の復号サイクル３に於いて
選択されたトレース開始ノード番号N₃₀からトレ
ースを開始するものである。

又再開方式３は、先のトレースが終了した復号
サイクル（或いはその次の復号サイクル）に於け
るトレース開始ノードから再開する。但し、先の
トレースが終了していない復号サイクルでは、
Ｉ／Ｏステートに於けるトレースメモリへの書込
みを、トレース開始ノード番号ではなくダミー番
号を書込むものである。前述の場合と同様に、ト
レース開始ノード番号N₀₀から開始したトレース
が、復号サイクル０〜２の３復号サイクルで終了
した時に、復号サイクル１、２に於いて選択され
たトレース開始ノード番号N₁₀，N₂₀の代わりに、
実在しないノード番号を示すダミー番号を、Ｉ／
Ｏステートに於いてトレースメモリに書込み、次
の復号サイクル３に於いて選択されたトレース開
始ノード番号N₃₀からトレースを開始するもので
ある。このトレースも１復号サイクルで終了しな
い場合は、次の復号サイクル４に於いて選択され
たトレース開始ノード番号N₄₀の代わりに、ダミ
ー番号をトレースメモリに書込み、トレース終了
の復号サイクル或いはその次の復号サイクルに於
いて選択されたトレース開始ノードからトレース
を開始することになる。

前述の再開方式１は、トレース開始ノード番号
及びパスセレクト信号の記憶等の為に、構成が多
少複雑となる。又Es／No（信号対雑音比）が劣
化している時は、パスメモリの実効長が短くなる
為、BER（ビツト誤り率）が或る程度劣化する。
例えば、符号化率１／２、拘束長７、８値軟判
定、パスメモリ物理長40段の場合に、Es／No＝
−0.5dBの時、BER＝4.7×10^-3になる。なお、パ
スメモリの実効長が40段の場合は、BER＝2.5×
10^-3となる。

又再開方式２は、構成が最も簡単となる。しか
し、再開方式１のようにパストレースを完全に行
うものではないので、Es／Noが悪い時には、
BERの劣化が比較的大きくなる。

又再開方式３は、再開方式２に比較して構成が
多少複雑となり、トレース回数も増加する。しか
し、BERは再開方式２に比較して改善される。

第１０図は再開方式２についての誤り率特性を
示すものであり、横軸をEs／No（信号対雑音
比）、縦軸をBER（ビツト誤り率）とし、符号化
率１／２、拘束長７、パスメモリ物理長64段に於
ける場合を示す。同図に於いて、曲線ａは誤り訂
正なしの場合のEs／NoとBERとの関係を示し、
又曲線ｂは平均トレース回数２回、曲線ｃは８
回、曲線ｄは16回、曲線ｅは32回、曲線ｆは理論
ビツト誤り率を示す。

又第１１図は再開方式３についての誤り率特性
を示すものであり、第１０図の場合と同様な条件
で、曲線Ａは第１０図に於ける曲線ａと同様に誤
り訂正なしの場合を示し、曲線Ｂは平均トレース
回数を２回／復号サイクルとした場合、曲線Ｃは
第１０図の曲線ｆと同様に理論ビツト誤り率を示
す。即ち、再開方式３の場合に、平均トレース回
数を２回／復号サイクルとすることにより、理論
値に近い誤り率特性を得ることができる。

又第１２図は第１０図及び第１１図の場合と同
様な条件に於ける再開方式３の平均トレース回数
に対する誤り率特性を示し、曲線ａはEs／Noが
−0.5dBの理論ビツト誤り率、曲線ｂはEs／No
が＋0.5dBの理論ビツト誤り率、曲線ｃ，ｄ，ｅ
はそれぞれパスメモリの物理長が16段、32段、64
段の場合を示し、又曲線ｆ，ｇはそれぞれパスメ
モリの物理長が32段、64段の場合を示す。パスメ
モリの物理長が64段の場合に於いては、平均トレ
ース回数を２以上としても、BERは殆ど変わら
ないことが判る。即ち、この場合のパスメモリの
物理長を64段とすれば、トレース回数を２回とし
ても良いことが判る。

第１３図は集積回路化する場合のブロツク図で
あり、第２図と同一符号は同一部分を示し、２８
はメトリツクメモリ、２９は正規化回路、３０は
セレクタ、３１は遅延回路、３２は再符号化相関
器である。又CSは符号則切替信号、DEはデータ
イネーブル信号、IHはメトリツク計算禁止信号、
Ｉ，Ｑは受信符号、Ｉ／Ｑは受信符号Ｉ，Ｑの選
択信号、CLKはデータクロツク信号、HCKは高
速クロツク信号、MDはモード設定情報、RSは
リセツト信号、SYNは同期出力情報、DLCは遅
延符号出力、PEPは擬似エラーパルス出力であ
る。

パスメモリ１６とトレースメモリ１７とを集積
回路化したランダムアクセスメモリにより構成
し、他の鎖線内の構成を１個の集積回路化するも
のであり、メトリツクメモリ２８は、第２図に於
いてはACS回路１２内に含まれているものであ
る。又正規化回路２９は、パスメトリツクが次第
に大きくなつて、加算処理等においてオーバフロ
ーするから、所定の範囲内となるようにパスメト
リツクを正規化するものである。

又再符号化相関器３２は、パストレース制御部
１５からの復号出力を符号生成多項式設定情報に
従つて再符号化し、受信符号Ｉ，Ｑを選択信号
Ｉ／Ｑによつてセレクタ３０で選択し、パスメモ
リ長設定情報に従つた遅延回路３１による遅延出
力と照合する。一致していれば誤りなしとなり、
不一致の場合に擬似エラーパルスPEPが出力さ
れるから、この擬似エラーパルスPEPを一定時
間内でカウントすることにより、誤り率が求めら
れる。

〔発明の効果〕

以上説明したように、本発明は、或る復号サイ
クルに於ける最尤パスは、その前の復号サイクル
に於ける最尤パスと殆ど同一となることから、ト
レースメモリ５にトレースを行つたノード番号を
記憶させ、又パストレース制御部４により、ノー
ド番号とそれに対応するパスメモリ３の読出内容
とから、そのノード番号のノードに於いて生き残
りとして選択された側のノード番号を求めて、そ
のノード番号と、トレースメモリ５に記憶された
１復号サイクル前のノード番号とを比較して、一
致した時に、トレースを打ち切るものであり、平
均トレース回数を２回として、復号処理できるか
ら、復号処理を高速化することが可能となる利点
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図はアドレス制
御説明図、第４図及び第５図はパストレース説明
図、第６図はトレース回数曲線図、第７図及び第
８図はパストレースの動作タイムチヤート、第９
図ａ〜ｃはパストレース再開説明図、第１０図乃
至第１２図は誤り率特性曲線図、第１３図は本発
明の実施例の集積回路化のブロツク図、第１４図
及び第１５図は従来例のパスメモリである。１は分配器、２はACS回路、３はパスメモリ、
４はパストレース制御部、５はトレースメモリ、
１１は分配器、１２はACS回路、１３は最小パ
スメトリツク検出回路、１４はタイミング発生回
路、１５はパストレース制御部、１６はパスメモ
リ、１７はトレースメモリ、１８はトレースステ
ート制御回路、１９はマルチプレクサ、２０はノ
ード番号計算部、２１は比較部、２２はポインタ
制御部、２３はトレースアドレスカウンタであ
る。

Claims

【特許請求の範囲】１受信符号からブランチメトリツクを計算する
分配器１と、該分配器１からのブランチメトリツクと１シン
ボル前のパスメトリツクとを加算し、加算出力の
パスメトリツク及び該パスメトリツクの比較によ
る最尤パス選択を示すパスセレクト信号とを出力
するACS回路２と、前記パスセレクト信号を記憶するパスメモリ３
と、トレースを行つたノード番号を記憶するトレー
スメモリ４と、ノード番号と該ノード番号に対応する前記パス
メモリ３の読出内容とにより、該ノード番号で生
き残りとして選択された側のノード番号を求める
ことを繰り返し、前記トレースメモリ４に記憶さ
れた１復号サイクル前のノード番号と一致した時
にトレースを打ち切るパストレース制御部５とを
備えたことを特徴とするビタビ復号器。