JPH0361872A - ディレイテスト用クロック制御回路 - Google Patents
ディレイテスト用クロック制御回路Info
- Publication number
- JPH0361872A JPH0361872A JP1197638A JP19763889A JPH0361872A JP H0361872 A JPH0361872 A JP H0361872A JP 1197638 A JP1197638 A JP 1197638A JP 19763889 A JP19763889 A JP 19763889A JP H0361872 A JPH0361872 A JP H0361872A
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- JP
- Japan
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- latch
- latches
- clock
- delay test
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ディレィテストを行うクロックを制御するクロック制御
回路に関し、 ＬＳＩをＦＩＩ威するランチにクロックの印加／抑止を
制御するＯＳランチを設け、これらＯＳランチにスキャ
ンインしてソースラッチおよびターゲットラッチ以外の
ランチへのクロックの印加を抑止し、ディレィテスト時
の活性化条件の破壊を防止して高精度・高診断率でディ
レィテストを可能にすることを目的とし、 ＬＳＩを構成するデータを保持するランチを複数に分類
し、これら分類したラッチに対してクロックの印加／抑
止を制御するＯＳラッチをそれぞれ設け、ディレィテス
トを行おうとするソースラッチおよびターゲットラッチ
に対応する上記ＯＳランチを有効値となるようにスキャ
ンインして設定し、クロックをソースラッチに印加して
その出力を伝播させ、所定時間経過後にクロ、りをター
ゲットラッチに印加してその状態を取り込み、ディレィ
テストを行うように構成する。
回路に関し、 ＬＳＩをＦＩＩ威するランチにクロックの印加／抑止を
制御するＯＳランチを設け、これらＯＳランチにスキャ
ンインしてソースラッチおよびターゲットラッチ以外の
ランチへのクロックの印加を抑止し、ディレィテスト時
の活性化条件の破壊を防止して高精度・高診断率でディ
レィテストを可能にすることを目的とし、 ＬＳＩを構成するデータを保持するランチを複数に分類
し、これら分類したラッチに対してクロックの印加／抑
止を制御するＯＳラッチをそれぞれ設け、ディレィテス
トを行おうとするソースラッチおよびターゲットラッチ
に対応する上記ＯＳランチを有効値となるようにスキャ
ンインして設定し、クロックをソースラッチに印加して
その出力を伝播させ、所定時間経過後にクロ、りをター
ゲットラッチに印加してその状態を取り込み、ディレィ
テストを行うように構成する。
本発明は、ディレィテストを行うクロックを制御するク
ロック制御回路に関するものである。
ロック制御回路に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来、Ｌ
ＳＩのディレィテストは、次のようにして行っていた。
ＳＩのディレィテストは、次のようにして行っていた。
（１）外部入力あるいは状態変化の出発点となるラッチ
（以下ソースラッチという）から目的地となるラッチ（
以下ターゲットラッチという）あるいは外部出力への経
路を状態変化が伝播するように内部状態値を設定する（
状態伝播経路の活性化）。
（以下ソースラッチという）から目的地となるラッチ（
以下ターゲットラッチという）あるいは外部出力への経
路を状態変化が伝播するように内部状態値を設定する（
状態伝播経路の活性化）。
（２） ソースラッチの現在状態と、反対の人力をソー
スラッチに設定した状態でクロックを印加し、状態変化
がターゲットラッチに伝播するのに要する時間経過後、
ターゲットラッチにクロックを印加する。伝播経路上の
素子のデイレイネ良が存在する場合には、ターゲットラ
ッチには旧入力状態が取り込まれてしまうので、デイレ
イネ良の存在が判明する。
スラッチに設定した状態でクロックを印加し、状態変化
がターゲットラッチに伝播するのに要する時間経過後、
ターゲットラッチにクロックを印加する。伝播経路上の
素子のデイレイネ良が存在する場合には、ターゲットラ
ッチには旧入力状態が取り込まれてしまうので、デイレ
イネ良の存在が判明する。
以上の手順によってＬＳＴのディレィテストを行ってい
く、ここで、ソースラッチにクロックを印加したことに
対応して、例えば第１図のに示すように、伝播経路の活
性化条件が破壊されてしまうという問題がある。この伝
播経路の活性化条件が破壊されるのを防止するため、ソ
ースラッチのみにクロックが印加されるようにすること
が望ましい、しかし、従来の一般的な論理回路構造では
、これを多数の伝播経路に対して実現することが困難で
あるという問題があった。
く、ここで、ソースラッチにクロックを印加したことに
対応して、例えば第１図のに示すように、伝播経路の活
性化条件が破壊されてしまうという問題がある。この伝
播経路の活性化条件が破壊されるのを防止するため、ソ
ースラッチのみにクロックが印加されるようにすること
が望ましい、しかし、従来の一般的な論理回路構造では
、これを多数の伝播経路に対して実現することが困難で
あるという問題があった。
本発明は、ＬＳＩを構成するラッチにクロックの供給／
抑止を制御するＯＳランチを設け、これらＯＳランチに
スキャンインしてソースラッチおよびターゲットラッチ
以外のラッチへのクロックの印加を抑止し、ディレィテ
スト時の活性化条件の破壊を防止して高精度・高診断率
でディレィテストを可能にすることを目的としている。
抑止を制御するＯＳランチを設け、これらＯＳランチに
スキャンインしてソースラッチおよびターゲットラッチ
以外のラッチへのクロックの印加を抑止し、ディレィテ
スト時の活性化条件の破壊を防止して高精度・高診断率
でディレィテストを可能にすることを目的としている。
第１図は、本発明の原理ブロック図を示す。
第１図において、ランチ１は、ＬＳＩを構成するデータ
を保持するランチである。
を保持するランチである。
ＯＳＳラッチは、ラッチ１に対してクロックの印加／抑
止を制御するデータをスキャンインして設定するランチ
である。
止を制御するデータをスキャンインして設定するランチ
である。
本発明は、第１図に示すように、ＬＳＩを構成するラッ
チｌを複数に分類し、これら分類したランチ１に対して
クロックの印加／抑止を制御するＯＳラッチ２をそれぞ
れ設け、ディレィテストを行おうとするソースラッチ１
−１およびターゲットラッチ１−２に対応するＯＳラッ
チ２を有効値となるようにスキャンインして設定し、ク
ロックをソースラッチ１−１に印加してその出力を伝播
させ、所定時間経過後にクロックをターゲットラッチ１
−２に印加してその状態を取り込み、ディレィテストを
行うようにしている。
チｌを複数に分類し、これら分類したランチ１に対して
クロックの印加／抑止を制御するＯＳラッチ２をそれぞ
れ設け、ディレィテストを行おうとするソースラッチ１
−１およびターゲットラッチ１−２に対応するＯＳラッ
チ２を有効値となるようにスキャンインして設定し、ク
ロックをソースラッチ１−１に印加してその出力を伝播
させ、所定時間経過後にクロックをターゲットラッチ１
−２に印加してその状態を取り込み、ディレィテストを
行うようにしている。
従って、ＯＳラッチ２にスキャンインしてソースラッチ
ｌ−１およびターゲントラソチ１−２以外のラッチｌへ
のクロックの印加を抑止した状態でディレィテストを行
うことにより、ディレィテスト時の活性化条件の破壊を
防止し、高精度・高診断率でディレィテストを行うこと
が可能となる。
ｌ−１およびターゲントラソチ１−２以外のラッチｌへ
のクロックの印加を抑止した状態でディレィテストを行
うことにより、ディレィテスト時の活性化条件の破壊を
防止し、高精度・高診断率でディレィテストを行うこと
が可能となる。
次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図において、ラッチ１ば、ＬＳＩをｉｔｃするデー
タを保持するランチであって、Ｏ３（オンリー・スキャ
ン）ラッチ２にキャンインして設定したデータによって
クロックを当１亥ラフチ１に印加したり、あるいは印加
を抑止したりし得るように構成されている。ここでは、
１６個のラッチ１を４つに分類し、ＯＳ （１）ないし
ＯＳ （４）にスキャンインして設定したデータによっ
てクロックの印加／抑止を行い得るように構成しである
。
タを保持するランチであって、Ｏ３（オンリー・スキャ
ン）ラッチ２にキャンインして設定したデータによって
クロックを当１亥ラフチ１に印加したり、あるいは印加
を抑止したりし得るように構成されている。ここでは、
１６個のラッチ１を４つに分類し、ＯＳ （１）ないし
ＯＳ （４）にスキャンインして設定したデータによっ
てクロックの印加／抑止を行い得るように構成しである
。
ＯＳラッチ２は、ここではＯ３＋１）ないしＯＳ ＋３
１の４個から構成され、スキャンインして設定したデー
タを該当するラッチｌに供給してクロックをラッチ１に
印加したり、クロックの印加を抑止したりするものであ
る。ここでは、０３ｆｌｌ、Ｏ３＋３１に“０゛ （有
効値）を設定してクロックＣＬＫＩを第１行のソースラ
ッチ１−１およびクロ７りＣＬＫ２を第３行のターゲッ
トラッチｌ−２に印加可能にし、−・方、ＯＳ ＋２１
、ＯＳ ！４）に“ｌ” （無効値）を設定して第２行
および第４行のラッチｌへのクロックの印加を抑止して
いる。従って、例えば■に示す位置で、クロックＣＬＫ
Ｉ、２の印加によって状態伝播経路の活性化が破壊され
ることがない。
１の４個から構成され、スキャンインして設定したデー
タを該当するラッチｌに供給してクロックをラッチ１に
印加したり、クロックの印加を抑止したりするものであ
る。ここでは、０３ｆｌｌ、Ｏ３＋３１に“０゛ （有
効値）を設定してクロックＣＬＫＩを第１行のソースラ
ッチ１−１およびクロ７りＣＬＫ２を第３行のターゲッ
トラッチｌ−２に印加可能にし、−・方、ＯＳ ＋２１
、ＯＳ ！４）に“ｌ” （無効値）を設定して第２行
および第４行のラッチｌへのクロックの印加を抑止して
いる。従って、例えば■に示す位置で、クロックＣＬＫ
Ｉ、２の印加によって状態伝播経路の活性化が破壊され
ることがない。
次に、第２図フローチャートに示す順序に従い、第１図
構成の動作を詳細に説明する。
構成の動作を詳細に説明する。
第２図において、■は、テストすべきバスを決定する。
これは、第１図太線を用いて示すディレィテストを行お
うとするバスを決定する。このバスの決定により、ソー
スラッチ１−１と、ターゲットラッチ１−２とが定まる
。
うとするバスを決定する。このバスの決定により、ソー
スラッチ１−１と、ターゲットラッチ１−２とが定まる
。
Ｏは、ソースラッチ１−１と、ターゲットラッチ１−２
に対応するＯＳＳラッチを有効値にスキャンインして設
定し、その他のＯＳランチ２を無効値にスキャンインし
て設定する。これは、第１図ソースラッチ１−１の第１
行に対応するＯ３ （１）およびターゲットラッチ１−
２の第３行に対応するＯ Ｓ ＋３１を有効値“Ｏゝに
スキャンインして設定し、他のＯＳ ＋２１、（４）を
無効値“１”にスキャンインして設定する。
に対応するＯＳＳラッチを有効値にスキャンインして設
定し、その他のＯＳランチ２を無効値にスキャンインし
て設定する。これは、第１図ソースラッチ１−１の第１
行に対応するＯ３ （１）およびターゲットラッチ１−
２の第３行に対応するＯ Ｓ ＋３１を有効値“Ｏゝに
スキャンインして設定し、他のＯＳ ＋２１、（４）を
無効値“１”にスキャンインして設定する。
Ｏば、立上りを変化させる場合：ソースラッチ１−１に
“０”をスキャンインおよび当１亥ソースラッチ１−１
の入力端子に１″を設定した後、クロックＣＬＫ １を
ソースラッチ１−１に印加し、出力に“１”を送出して
データをターゲットラッチ１−２に向かって伝播開始さ
せる。尚、立ち下がりを変化させる場合には、ソースラ
ッチ１−１に“１”をスキャンインおよび当１亥ソース
ラッチ１−１の入力端子に“Ｏ″をスキャンインして設
定すればよい。
“０”をスキャンインおよび当１亥ソースラッチ１−１
の入力端子に１″を設定した後、クロックＣＬＫ １を
ソースラッチ１−１に印加し、出力に“１”を送出して
データをターゲットラッチ１−２に向かって伝播開始さ
せる。尚、立ち下がりを変化させる場合には、ソースラ
ッチ１−１に“１”をスキャンインおよび当１亥ソース
ラッチ１−１の入力端子に“Ｏ″をスキャンインして設
定すればよい。
■は、所定時間経過後にターゲットラッチｌ−２にクロ
ックＣＬＫ２を印加してデータを取り込む。
ックＣＬＫ２を印加してデータを取り込む。
■は、ターゲットラッチ１−２の値が１■”か否かを判
別する。ＹＥＳの場合には、ソースラッチ１−１からデ
ータがターゲットラッチ１−２に伝播して取り込まれた
ので、デイレイが正常と判別する。一方、Ｎｏの場合に
は、デイレイが異常（Ｎ Ｇ）と判別する。
別する。ＹＥＳの場合には、ソースラッチ１−１からデ
ータがターゲットラッチ１−２に伝播して取り込まれた
ので、デイレイが正常と判別する。一方、Ｎｏの場合に
は、デイレイが異常（Ｎ Ｇ）と判別する。
以上のように、該当ＯＳラッチ２に有効値をスキャンイ
ンしてソースラッチ１−４およびターゲットラッチ１−
２以外のう７チｌへのクロックの印加を抑止した状態で
、ソースラッチ１−１からターゲットラッチ１−２への
データデイレイのテストを行うことにより、ディレィテ
スト時の活性化条件の破壊を防止し、高精度・高診断率
でディレィテストを行うことが可能となる。
ンしてソースラッチ１−４およびターゲットラッチ１−
２以外のう７チｌへのクロックの印加を抑止した状態で
、ソースラッチ１−１からターゲットラッチ１−２への
データデイレイのテストを行うことにより、ディレィテ
スト時の活性化条件の破壊を防止し、高精度・高診断率
でディレィテストを行うことが可能となる。
第３図は、本発明の１実施例構成図を示す。
第３図において、Ｏ３Ｌ （オンリー・スキャン・ラッ
チ）ｌないし０３Ｌ４ば、ＯＳラッチ２である。
チ）ｌないし０３Ｌ４ば、ＯＳラッチ２である。
ソースラッチｔ−ｔ、ターゲットラッチＬ−２は、Ｏ３
Ｌ １．０８Ｌ３に有効値ａ０１をスキャンインして設
定しであるため、クロックＣＬＫ １、クロックＣＬＫ
２がそれぞれ印加されるように設定されている。０３Ｌ
２．０８Ｌ４に無効値“ｌ”をスキャンインして設定し
であるため、これらに対応するラッチｌへのクロックの
印加が抑止されている。これの動作は、第１図と同様に
、（１）Ｏ３ＬＩ、０３Ｌ３に有効値“Ｏ”および０３
Ｌ２．０３Ｌ４に無効値“１”をスキャンインして設定
する。（２） ソースラッチ１−１に′″０″ （あ
るいは１”〉をスキャンインして設定すると共に入力端
子に“１” （あるいは“０”〉を設定する。（３）ク
ロックＣＬＫ１をソースラッチ１−１に印加し、所定時
間経過後にクロックＣＬＫ２をターゲットラッチ１−２
に印加する。このときターゲットラッチ１−２に取り込
まれたデータが１） （あるいは１０”）のときにデイ
レイが正常と判別し、一方、変化しないときにデイレイ
が異常と判別する。
Ｌ １．０８Ｌ３に有効値ａ０１をスキャンインして設
定しであるため、クロックＣＬＫ １、クロックＣＬＫ
２がそれぞれ印加されるように設定されている。０３Ｌ
２．０８Ｌ４に無効値“ｌ”をスキャンインして設定し
であるため、これらに対応するラッチｌへのクロックの
印加が抑止されている。これの動作は、第１図と同様に
、（１）Ｏ３ＬＩ、０３Ｌ３に有効値“Ｏ”および０３
Ｌ２．０３Ｌ４に無効値“１”をスキャンインして設定
する。（２） ソースラッチ１−１に′″０″ （あ
るいは１”〉をスキャンインして設定すると共に入力端
子に“１” （あるいは“０”〉を設定する。（３）ク
ロックＣＬＫ１をソースラッチ１−１に印加し、所定時
間経過後にクロックＣＬＫ２をターゲットラッチ１−２
に印加する。このときターゲットラッチ１−２に取り込
まれたデータが１） （あるいは１０”）のときにデイ
レイが正常と判別し、一方、変化しないときにデイレイ
が異常と判別する。
以上説明したように、本発明によれば、ＯＳラッチ２に
スキャンインしてソースラッチ１−１およびターゲット
ラッチ１−２以外のランチ１へのクロックの印加を抑止
した状態でディレィテストを行う構成を採用しているた
め、ディレィテスト時の活性化条件の破壊を防止し、高
精度・高診断率でディレィテストを短時間に行うことが
できる。
スキャンインしてソースラッチ１−１およびターゲット
ラッチ１−２以外のランチ１へのクロックの印加を抑止
した状態でディレィテストを行う構成を採用しているた
め、ディレィテスト時の活性化条件の破壊を防止し、高
精度・高診断率でディレィテストを短時間に行うことが
できる。
第１図は本発明の原理ブロック図、第２図は本発明の動
作説明フローチャート、第３図は本発明の１実施例構威
図、第４図は従来技術の説明図を示す。 図中、ｌはラッチ、１−１はソースラッチ、１−２はタ
ーゲットラッチ、２はＯＳラッチを表す。 Ｘ発明の動イ乍祝日月７０−チャート 鳥 図
作説明フローチャート、第３図は本発明の１実施例構威
図、第４図は従来技術の説明図を示す。 図中、ｌはラッチ、１−１はソースラッチ、１−２はタ
ーゲットラッチ、２はＯＳラッチを表す。 Ｘ発明の動イ乍祝日月７０−チャート 鳥 図
Claims (1)
- 【特許請求の範囲】 ディレイテストを行うクロックを制御するクロック制御
回路において、 ＬＳＩを構成するデータを保持するラッチ（１）を複数
に分類し、 これら分類したラッチ（１）に対してクロックの印加／
抑止を制御するＯＳラッチ（２）をそれぞれ設け、ディ
レィテストを行おうとするソースラッチ（１−１）およ
びターゲットラッチ（１−２）に対応する上記ＯＳラッ
チ（２）を有効値となるようにスキャンインして設定し
、 クロックをソースラッチ（１−１）に印加してその出力
を伝播させ、所定時間経過後にクロックをターゲットラ
ッチ（１−２）に印加してその状態を取り込み、ディレ
ィテストを行うように構成したことを特徴とするディレ
イテスト用クロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197638A JP2619957B2 (ja) | 1989-07-29 | 1989-07-29 | ディレイテスト用クロック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197638A JP2619957B2 (ja) | 1989-07-29 | 1989-07-29 | ディレイテスト用クロック制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0361872A true JPH0361872A (ja) | 1991-03-18 |
| JP2619957B2 JP2619957B2 (ja) | 1997-06-11 |
Family
ID=16377817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197638A Expired - Fee Related JP2619957B2 (ja) | 1989-07-29 | 1989-07-29 | ディレイテスト用クロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619957B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065364A1 (fr) * | 1999-04-23 | 2000-11-02 | Hitachi, Ltd. | Ci a semi-conducteur et son procede d'elaboration |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533141A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Level sensitive embedded logical system |
-
1989
- 1989-07-29 JP JP1197638A patent/JP2619957B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533141A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Level sensitive embedded logical system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065364A1 (fr) * | 1999-04-23 | 2000-11-02 | Hitachi, Ltd. | Ci a semi-conducteur et son procede d'elaboration |
| US6484294B1 (en) * | 1999-04-23 | 2002-11-19 | Hitachi, Ltd. | Semiconductor integrated circuit and method of designing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2619957B2 (ja) | 1997-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |