JPH0362014B2 - - Google Patents
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- JPH0362014B2 JPH0362014B2 JP58192748A JP19274883A JPH0362014B2 JP H0362014 B2 JPH0362014 B2 JP H0362014B2 JP 58192748 A JP58192748 A JP 58192748A JP 19274883 A JP19274883 A JP 19274883A JP H0362014 B2 JPH0362014 B2 JP H0362014B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明はピンチオフ抵抗を含む半導体装置お
よびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application This invention relates to a semiconductor device including a pinch-off resistor and a method for manufacturing the same.
(ロ) 従来技術
従来の半導体装置において、高抵抗素子を得よ
うとする場合、NPNトランジスタのベースおよ
びエミツタ拡散層を利用してピンチオフ抵抗を形
成している。(b) Prior Art In a conventional semiconductor device, when attempting to obtain a high resistance element, a pinch-off resistor is formed using the base and emitter diffusion layers of an NPN transistor.
しかしながら、NPNトランジスタのベースお
よびエミツタが直接接してピンチオフ領域を形成
するために、この抵抗の絶縁破壊電圧はトランジ
スタのエミツタ−ベース絶縁破壊電圧BVEBO（約
7V前後）に等しい、低い値になるという欠点が
ある。 However, because the base and emitter of the NPN transistor are in direct contact to form a pinch-off region, the breakdown voltage of this resistor is reduced by the transistor's emitter-base breakdown voltage BV EBO (approximately
The drawback is that it is a low value, equal to around 7V).
(ハ) 目的
この発明は、高い絶縁破壊電圧を示すピンチオ
フ抵抗を備えた半導体装置およびその製造方法を
提供することを目的としている。(c) Purpose An object of the present invention is to provide a semiconductor device equipped with a pinch-off resistor exhibiting a high dielectric breakdown voltage, and a method for manufacturing the same.
(ニ) 構成
第１の発明に係る半導体装置は、高濃度不純物
層である外部ベース層と、この外部ベース層に形
成した電極と、エミツタ層と、エミツタ層に形成
したバイアス電極と、低濃度不純物層の内部ベー
ス層と、エミツタ層が外部ベース層に直接接しな
いように内部ベース層と外部ベース層との間に形
成した中濃度不純物層とを有するピンチオフ抵抗
を備えると共に、前記内部ベース層の両側に内部
ベース層の幅を画し且つエミツタ層と同じ導電型
の拡散層が形成されていることを特徴とする。(D) Structure The semiconductor device according to the first invention includes an external base layer which is a high concentration impurity layer, an electrode formed on the external base layer, an emitter layer, a bias electrode formed on the emitter layer, and a low concentration impurity layer. A pinch-off resistor having an internal base layer of an impurity layer and a medium concentration impurity layer formed between the internal base layer and the external base layer so that the emitter layer does not directly contact the external base layer, and the internal base layer A diffusion layer is formed on both sides of the emitter layer, defining the width of the internal base layer and having the same conductivity type as the emitter layer.
第２の発明に係る半導体装置は、ピンチオフ抵
抗を備えた半導体装置の製造方法において、ピン
チオフ抵抗の電極が形成されるべき高濃度不純物
層である外部ベース層を形成する工程と、ピンチ
オフ抵抗のバイアス電極が形成されるべきエミツ
タ層を除外した半導体基板表面に選択酸化膜を形
成する工程と、選択酸化膜が形成された半導体基
板に内部ベース層を形成すべき不純物イオンを打
ち込む工程と、前記イオン打ち込みされた半導体
基板にエミツタ層を形成すべき不純物が添加され
た多結晶シリコン層を形成する工程と、前記不純
物添加多結晶シリコン層が形成された半導体基板
を熱処理することによつて、エミツタ層と内部ベ
ース層を形成するとともに、外部ベース層の横拡
がりを利用して、内部ベース層と外部ベース層と
の間に中濃度不純物層を形成する工程と、前記内
部ベース層が形成される部分の両側に、予め、内
部ベース層の幅を画するようにエミツタ層と同じ
導電型の拡散層を形成する工程とを具備したこと
を特徴としている。 A semiconductor device according to a second aspect of the present invention is a method for manufacturing a semiconductor device including a pinch-off resistor, which includes a step of forming an external base layer, which is a high concentration impurity layer in which an electrode of the pinch-off resistor is to be formed, and a bias bias of the pinch-off resistor. a step of forming a selective oxide film on the surface of the semiconductor substrate excluding an emitter layer where an electrode is to be formed; a step of implanting impurity ions to form an internal base layer into the semiconductor substrate on which the selective oxide film is formed; and a step of implanting impurity ions to form an internal base layer. The emitter layer is formed by forming a polycrystalline silicon layer doped with an impurity to form an emitter layer on the implanted semiconductor substrate, and heat-treating the semiconductor substrate on which the impurity-doped polycrystalline silicon layer is formed. a step of forming an internal base layer and forming a medium concentration impurity layer between the internal base layer and the external base layer by utilizing the lateral expansion of the external base layer; and a portion where the internal base layer is formed. It is characterized by comprising a step of forming in advance diffusion layers of the same conductivity type as the emitter layer on both sides of the emitter layer so as to define the width of the internal base layer.
(ホ) 実施例
第１図は第１の発明に係る半導体装置にそなえ
られたピンチオフ抵抗の構造を略示した説明図で
ある。同図ａはその断面図、同図ｂは同図ａに示
したピンチオフ抵抗を平面視した図、同図ｃは同
図ｂのＡ−Ａ線矢視断面説明図である。同図にお
いて、１はＰ型のシリコン基板よりなる半導体基
板、２はN+埋め込み拡散層、３はＮ型のエピタ
キシヤル層、４は半導体基板１に形成された各素
子を分離するためのP+型の分離拡散層である。(E) Embodiment FIG. 1 is an explanatory diagram schematically showing the structure of a pinch-off resistor provided in a semiconductor device according to the first invention. Figure a is a sectional view thereof, figure b is a plan view of the pinch-off resistor shown in figure a, and figure c is an explanatory cross-sectional view taken along line A--A in figure b. In the figure, 1 is a semiconductor substrate made of a P-type silicon substrate, 2 is an N + buried diffusion layer, 3 is an N-type epitaxial layer, and 4 is a P layer for separating each element formed on the semiconductor substrate 1. It is a + type separation diffusion layer.
５は抵抗層を形成する内部ベース層７の幅を画
するN+型の深い拡散層である（ただし、同図ａ
には表れていない）。この拡散層５は前記エピタ
キシヤル層３に達する。 5 is an N + type deep diffusion layer that defines the width of the internal base layer 7 that forms the resistance layer (a
(not shown). This diffusion layer 5 reaches the epitaxial layer 3.
６は電極１３とオーミツクコンタクトをとるた
めの高濃度不純物層としてのP++型の外部ベース
層である。この外部ベース層６はP+層８を介し
て内部ベース層７に接続している。９は前記拡散
層５とともに内部ベース層７を取り囲むN+型の
エミツタ層である。内部ベース層７及びエミツタ
層９は、外部ベース層６に対して自己整合によつ
て形成される。特に、エミツタ層９は高濃度不純
物層である外部ベース層６に直接に接していな
い。 Reference numeral 6 denotes a P ++ type external base layer as a high concentration impurity layer for making ohmic contact with the electrode 13. This outer base layer 6 is connected to the inner base layer 7 via a P + layer 8 . Reference numeral 9 denotes an N + type emitter layer surrounding the internal base layer 7 together with the diffusion layer 5 . The internal base layer 7 and the emitter layer 9 are formed by self-alignment with the external base layer 6. In particular, the emitter layer 9 is not in direct contact with the external base layer 6, which is a highly doped layer.
１０はエミツタ層９を除外した基板表面に形成
される選択酸化膜である。選択酸化膜１０が内部
ベース層７、エミツタ層９と接する縁部は、いわ
ゆるバーズ・ビーズ（bird'（つめる）ｓ beak）
を形成している。１１はエミツタ層９を形成する
ためにＮ型不純物を添加して被着された多結晶シ
リコン層、１２は多結晶シリコン層１１の表面に
形成されたシリコン酸化膜である。１４は内部ベ
ース層７を部分的に取り囲む拡散層５にて、エミ
ツタ層９及びエピタキシヤル層３を短絡して、こ
れらにバイアス電圧を印加するバイアス電極１４
は、電極１３の内、いずれか高い電位に維持され
ている方に接続されるか又はそれら電極１３より
高い電位部分に接続される。なお、第１図ｃに示
すように、エミツタ層９と同じ導電型の拡散層
５，５に囲まれた内部ベース層７の部分が抵抗と
して働くが、内部ベース層７の両側に深く拡散さ
れた拡散層５，５が、抵抗体である内部ベース層
７の幅を制限する。また、内部ベース層７の上に
形成されたエミツタ層９も内部ベース層７の厚み
を制限する。即ち、抵抗体が高抵抗であるために
は、内部ベース層７の断面積を小さくする必要が
あるが、両側の拡散層５，５は、内部ベース層７
の断面に対して横幅を狭く規制し、上側のエミツ
タ層９は厚みを規制する役割を果たしている。次
に、第１図に示した半導体装置の製造方法につい
て説明する。第２図は、第２の発明に係る製造方
法の一実施例を示す説明図である。同図におい
て、第１図と同等の部分は同一の符号を付してあ
る。 Reference numeral 10 denotes a selective oxide film formed on the surface of the substrate excluding the emitter layer 9. The edges where the selective oxide film 10 contacts the internal base layer 7 and the emitter layer 9 are so-called bird's beads.
is formed. 11 is a polycrystalline silicon layer doped with an N-type impurity and deposited to form the emitter layer 9; 12 is a silicon oxide film formed on the surface of the polycrystalline silicon layer 11; Reference numeral 14 denotes a bias electrode 14 that short-circuits the emitter layer 9 and the epitaxial layer 3 at the diffusion layer 5 partially surrounding the internal base layer 7 and applies a bias voltage thereto.
is connected to one of the electrodes 13 that is maintained at a higher potential, or is connected to a portion with a higher potential than those electrodes 13. As shown in FIG. 1c, the portion of the internal base layer 7 surrounded by the diffusion layers 5, 5 of the same conductivity type as the emitter layer 9 acts as a resistor, but the portion of the internal base layer 7 that is surrounded by the diffusion layers 5, 5 of the same conductivity type as the emitter layer 9 acts as a resistor. The diffusion layers 5, 5 limit the width of the internal base layer 7, which is a resistor. Further, the emitter layer 9 formed on the internal base layer 7 also limits the thickness of the internal base layer 7. That is, in order for the resistor to have high resistance, it is necessary to reduce the cross-sectional area of the internal base layer 7, but the diffusion layers 5 on both sides are
The upper emitter layer 9 plays a role of regulating the thickness. Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described. FIG. 2 is an explanatory diagram showing an embodiment of the manufacturing method according to the second invention. In this figure, parts equivalent to those in FIG. 1 are designated by the same reference numerals.
(a) Ｐ型の半導体基板１の所定位置にN+埋め込
み拡散層２を形成し、さらに、その基板表面に
Ｎ型のエピタキシヤル層を成長させる。このエ
ピタキシヤル層は分離拡散層４によつて各素子
ごとに分離される。また、同図(a)には表れてい
ないが、内部ベース層７の幅を画するN+型の
拡散層５が形成される。なお、同図２１は基板
表面に形成されるシリコン酸化膜である。(a) An N + buried diffusion layer 2 is formed at a predetermined position of a P-type semiconductor substrate 1, and an N-type epitaxial layer is further grown on the surface of the substrate. This epitaxial layer is separated into each element by an isolation diffusion layer 4. Further, although not shown in FIG. 2A, an N + type diffusion layer 5 is formed which defines the width of the internal base layer 7. Note that FIG. 21 shows a silicon oxide film formed on the surface of the substrate.
(b) 次に、シリコン酸化膜２１を除去し、Si3N4
膜２２を形成する。このとき、Si3N4膜２２と
半導体基板１の間には、両者の熱膨張計数の差
を緩和するため、パツド・シリコン酸化膜２３
を介在させる。(b) Next, the silicon oxide film 21 is removed and Si 3 N 4
A film 22 is formed. At this time, a pad silicon oxide film 23 is placed between the Si 3 N 4 film 22 and the semiconductor substrate 1 in order to alleviate the difference in thermal expansion coefficient between the two.
intervene.
(c) エミツタ層などが形成されるべき部分の
Si3N4膜２２′を残し、他のSi3N4膜を除去す
る。(c) The area where the emitter layer etc. should be formed.
The other Si 3 N 4 films are removed, leaving the Si 3 N 4 film 22'.
(d) 外部ベース層６を形成する部分以外をホトレ
ジスト２４で覆う。その上から、Ｐ型不純物で
あるボロンをイオン打ち込みする。(d) Cover the area other than the portion where the external base layer 6 will be formed with a photoresist 24. Boron, which is a P-type impurity, is ion-implanted from above.
(e) ホトレジスト２４を除去した後、熱処理する
ことにより、選択酸化膜１０およびP++型の外
部ベース層６が形成される。Si3N4膜２２の縁
部は盛り上がり、その下方には選択酸化による
バーズ・ビーク２５が形成される。(e) After removing the photoresist 24, heat treatment is performed to form the selective oxide film 10 and the P ++ type external base layer 6. The edge of the Si 3 N 4 film 22 is raised, and a bird's beak 25 is formed below it due to selective oxidation.
(f) Si3N4膜２２′を除去した後、基板表面にボ
ロンをイオン打ち込みする。選択酸化膜１０は
エミツタ層等が形成される領域のパツド・シリ
コン酸化膜２３′に比較して厚いから、前記酸
化膜２３′の下にボロン・イオンが到達する。(f) After removing the Si 3 N 4 film 22', boron ions are implanted into the substrate surface. Since the selective oxide film 10 is thicker than the pad silicon oxide film 23' in the area where the emitter layer and the like are formed, boron ions reach the bottom of the oxide film 23'.
この時、バーズ・ビーク部の酸化膜に応じて
ボロンイオイが酸化膜を突き抜けて行き、パツ
ド・シリコン酸化膜部分より若干広めにポロン
イオイはシリコン中に到達する。 At this time, the boron sulfur penetrates the oxide film according to the oxide film in the bird's beak area, and the poron sulfur reaches the silicon in a slightly wider area than the padded silicon oxide film area.
(g) 次に、パツドシリコン膜２３′を除去した後、
エミツタ層９を形成すべきＮ型不純物が添加さ
れた多結晶シリコン膜２６が形成される。(g) Next, after removing the padded silicon film 23',
A polycrystalline silicon film 26 doped with N-type impurities to form the emitter layer 9 is formed.
(h) エミツタ領域以外の多結晶シリコン膜を選択
除去した後、熱処理を行う。これにより、エミ
ツタ層９および内部ベース層７が形成される。
また、この熱処理により外部ベース領域が横に
広がる結果、Ｐ型の内部ベース層７とP++型の
外部ベース層６との間に、前記両層の中間不純
物濃度を有したP+層８が自動的に形成される。
さらに、半導体基板表面にシリコン酸化膜１２
が形成された後、ホトエツチング工程を経て、
第１図に示したような、電極１３、バイアス電
極１４などが形成される。(h) After selectively removing the polycrystalline silicon film other than the emitter region, heat treatment is performed. As a result, emitter layer 9 and internal base layer 7 are formed.
Further, as a result of this heat treatment, the external base region spreads laterally, a P + layer 8 having an intermediate impurity concentration between the P-type internal base layer 7 and the P ++- type external base layer 6 is formed. is automatically formed.
Furthermore, a silicon oxide film 12 is formed on the surface of the semiconductor substrate.
After being formed, through a photoetching process,
Electrodes 13, bias electrodes 14, etc. as shown in FIG. 1 are formed.
(ヘ) 効果
第１の発明に係る半導体装置によれば、ピンチ
オフ抵抗を構成する内部ベース層７の断面積が規
制されるので、また、ピンチオフ抵抗を構成する
エミツタ層が高濃度不純物濃度の外部ベース層に
直接接しないので、ピンチオフ抵抗の絶縁破壊電
圧が従来の7V程度から、10〜20V程度にまで上
げることができる。(F) Effect According to the semiconductor device according to the first invention, since the cross-sectional area of the internal base layer 7 constituting the pinch-off resistor is regulated, the emitter layer constituting the pinch-off resistor is Since it is not in direct contact with the base layer, the dielectric breakdown voltage of the pinch-off resistor can be increased from the conventional 7V to about 10 to 20V.
一方、第２の発明に係る半導体の製造方法によ
れば、外部ベース層と内部ベース層に介在する中
不純物濃度のベース層を、外部ベース層の拡散横
拡がりおよび選択酸化膜のバーズビーク領域の酸
化膜に応じての内部ベース層の拡がりで自動的
に、しかも、微細に形成することができる。した
がつて、第２の発明によれば、前記第１の発明に
係る半導体装置を容易に実現することができる。 On the other hand, according to the method for manufacturing a semiconductor according to the second invention, the base layer with medium impurity concentration interposed between the external base layer and the internal base layer is formed by oxidation of the diffusion lateral spread of the external base layer and the bird's beak region of the selective oxide film. By expanding the internal base layer according to the film, it can be formed automatically and finely. Therefore, according to the second invention, the semiconductor device according to the first invention can be easily realized.
また、第２の発明に係る製造方法で用いられる
自己整合技術によつて、トランジスタ（LOCOS
SELF ALIGNED EMITTER TRANSISTOR）
を形成することができる。したがつて、この発明
によれば、前記トランジスタ形成の際に、高抵抗
値のピンチオフ抵抗を追加工程を経ることなく形
成できるという別異の効果をも奏する。 Further, by the self-alignment technology used in the manufacturing method according to the second invention, transistors (LOCOS
SELF ALIGNED EMITTER TRANSISTOR)
can be formed. Therefore, according to the present invention, a different effect is achieved in that a pinch-off resistor with a high resistance value can be formed without going through an additional process when forming the transistor.
第１図は第１の発明に係る半導体装置の一実施
例の構造を略示した説明図、第２図は第２の発明
に係る製造方法の一実施例を示す説明図である。
１…半導体基板、６…外部ベース層、７…内部
ベース層、８…P+層、９…エミツタ層、１０…
選択酸化膜、１１…多結晶シリコン層、２２，２
２′…Si3N4膜、２５…バーズ・ビーク。
FIG. 1 is an explanatory diagram schematically showing the structure of an embodiment of a semiconductor device according to the first invention, and FIG. 2 is an explanatory diagram showing an embodiment of the manufacturing method according to the second invention. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 6... External base layer, 7... Internal base layer, 8... P + layer, 9... Emitter layer, 10...
selective oxide film, 11... polycrystalline silicon layer, 22, 2
2'...Si 3 N 4 film, 25... Bird's beak.
Claims (1)
外部ベース層に形成した電極と、エミツタ層と、
エミツタ層に形成したバイアス電極と、低濃度不
純物層の内部ベース層と、エミツタ層が外部ベー
ス層に直接接しないように内部ベース層と外部ベ
ース層との間に形成した中濃度不純物層とを有す
るピンチオフ抵抗を備えると共に、前記内部ベー
ス層の両側に内部ベース層の幅を画し且つエミツ
タ層と同じ導電型の拡散層が形成されていること
を特徴とする半導体装置。 ２ 前記中濃度不純物層はバーズビーク状絶縁物
の下面に形成されたものであることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ３ ピンチオフ抵抗を備えた半導体装置の製造方
法において、 ピンチオフ抵抗の電極が形成されるべき高濃度
不純物層である外部ベース層を形成する工程と、 ピンチオフ抵抗のバイアス電極が形成されるべ
きエミツタ層を除外した半導体基板表面に選択酸
化膜を形成する工程と、 選択酸化膜が形成された半導体基板に内部ベー
ス層を形成すべき不純物イオンを打ち込む工程
と、 前記イオン打ち込みされた半導体基板にエミツ
タ層を形成すべき不純物が添加された多結晶シリ
コン層を形成する工程と、 前記不純物添加多結晶シリコン層が形成された
半導体基板を熱処理することによつて、エミツタ
層と内部ベース層を形成するとともに、外部ベー
ス層の横拡がりを利用して、内部ベース層と外部
ベース層との間に中濃度不純物層を形成する工程
と、 前記内部ベース層が形成される部分の両側に、
予め、内部ベース層の幅を画するようにエミツタ
層と同じ導電型の拡散層を形成する工程とを具備
したことを特徴とする半導体装置の製造方法。 ４ 前記選択酸化膜の一部にはバーズビークが形
成されていることを特徴とする特許請求の範囲第
３項記載の半導体装置の製造方法。[Claims] 1. An external base layer which is a high concentration impurity layer, an electrode formed on this external base layer, an emitter layer,
A bias electrode formed on the emitter layer, an internal base layer of a low concentration impurity layer, and a medium concentration impurity layer formed between the internal base layer and the external base layer so that the emitter layer does not come into direct contact with the external base layer. What is claimed is: 1. A semiconductor device comprising: a pinch-off resistor having a pinch-off resistance; and diffusion layers having the same conductivity type as an emitter layer and defining a width of the internal base layer are formed on both sides of the internal base layer. 2. The semiconductor device according to claim 1, wherein the medium concentration impurity layer is formed on the lower surface of a bird's beak-shaped insulator. 3. A method for manufacturing a semiconductor device equipped with a pinch-off resistor, which includes a step of forming an external base layer, which is a highly doped impurity layer, on which an electrode of the pinch-off resistor is to be formed, and an emitter layer, on which a bias electrode of the pinch-off resistor is to be formed. forming a selective oxide film on the surface of the excluded semiconductor substrate; implanting impurity ions to form an internal base layer into the semiconductor substrate on which the selective oxide film has been formed; and forming an emitter layer on the ion-implanted semiconductor substrate. forming an emitter layer and an internal base layer by forming a polycrystalline silicon layer doped with an impurity to be formed, and heat-treating the semiconductor substrate on which the impurity-doped polycrystalline silicon layer is formed; forming a medium concentration impurity layer between the internal base layer and the external base layer by utilizing the lateral spread of the external base layer; and on both sides of the portion where the internal base layer is formed.
1. A method of manufacturing a semiconductor device, comprising the step of forming in advance a diffusion layer of the same conductivity type as an emitter layer so as to define the width of an internal base layer. 4. The method of manufacturing a semiconductor device according to claim 3, wherein a bird's beak is formed in a part of the selective oxide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192748A JPS60160164A (en) | 1983-10-15 | 1983-10-15 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192748A JPS60160164A (en) | 1983-10-15 | 1983-10-15 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160164A JPS60160164A (en) | 1985-08-21 |
| JPH0362014B2 true JPH0362014B2 (en) | 1991-09-24 |
Family
ID=16296393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192748A Granted JPS60160164A (en) | 1983-10-15 | 1983-10-15 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
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| JP (1) | JPS60160164A (en) |
Families Citing this family (1)
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|---|---|---|---|---|
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-
1983
- 1983-10-15 JP JP58192748A patent/JPS60160164A/en active Granted
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| JPS60160164A (en) | 1985-08-21 |
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