JPH0362014B2 - - Google Patents
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- JPH0362014B2 JPH0362014B2 JP58192748A JP19274883A JPH0362014B2 JP H0362014 B2 JPH0362014 B2 JP H0362014B2 JP 58192748 A JP58192748 A JP 58192748A JP 19274883 A JP19274883 A JP 19274883A JP H0362014 B2 JPH0362014 B2 JP H0362014B2
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- emitter
- internal base
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明はピンチオフ抵抗を含む半導体装置お
よびその製造方法に関する。
よびその製造方法に関する。
(ロ) 従来技術
従来の半導体装置において、高抵抗素子を得よ
うとする場合、NPNトランジスタのベースおよ
びエミツタ拡散層を利用してピンチオフ抵抗を形
成している。
うとする場合、NPNトランジスタのベースおよ
びエミツタ拡散層を利用してピンチオフ抵抗を形
成している。
しかしながら、NPNトランジスタのベースお
よびエミツタが直接接してピンチオフ領域を形成
するために、この抵抗の絶縁破壊電圧はトランジ
スタのエミツタ−ベース絶縁破壊電圧BVEBO（約
7V前後）に等しい、低い値になるという欠点が
ある。
よびエミツタが直接接してピンチオフ領域を形成
するために、この抵抗の絶縁破壊電圧はトランジ
スタのエミツタ−ベース絶縁破壊電圧BVEBO（約
7V前後）に等しい、低い値になるという欠点が
ある。
(ハ) 目的
この発明は、高い絶縁破壊電圧を示すピンチオ
フ抵抗を備えた半導体装置およびその製造方法を
提供することを目的としている。
フ抵抗を備えた半導体装置およびその製造方法を
提供することを目的としている。
(ニ) 構成
第１の発明に係る半導体装置は、高濃度不純物
層である外部ベース層と、この外部ベース層に形
成した電極と、エミツタ層と、エミツタ層に形成
したバイアス電極と、低濃度不純物層の内部ベー
ス層と、エミツタ層が外部ベース層に直接接しな
いように内部ベース層と外部ベース層との間に形
成した中濃度不純物層とを有するピンチオフ抵抗
を備えると共に、前記内部ベース層の両側に内部
ベース層の幅を画し且つエミツタ層と同じ導電型
の拡散層が形成されていることを特徴とする。
層である外部ベース層と、この外部ベース層に形
成した電極と、エミツタ層と、エミツタ層に形成
したバイアス電極と、低濃度不純物層の内部ベー
ス層と、エミツタ層が外部ベース層に直接接しな
いように内部ベース層と外部ベース層との間に形
成した中濃度不純物層とを有するピンチオフ抵抗
を備えると共に、前記内部ベース層の両側に内部
ベース層の幅を画し且つエミツタ層と同じ導電型
の拡散層が形成されていることを特徴とする。
第２の発明に係る半導体装置は、ピンチオフ抵
抗を備えた半導体装置の製造方法において、ピン
チオフ抵抗の電極が形成されるべき高濃度不純物
層である外部ベース層を形成する工程と、ピンチ
オフ抵抗のバイアス電極が形成されるべきエミツ
タ層を除外した半導体基板表面に選択酸化膜を形
成する工程と、選択酸化膜が形成された半導体基
板に内部ベース層を形成すべき不純物イオンを打
ち込む工程と、前記イオン打ち込みされた半導体
基板にエミツタ層を形成すべき不純物が添加され
た多結晶シリコン層を形成する工程と、前記不純
物添加多結晶シリコン層が形成された半導体基板
を熱処理することによつて、エミツタ層と内部ベ
ース層を形成するとともに、外部ベース層の横拡
がりを利用して、内部ベース層と外部ベース層と
の間に中濃度不純物層を形成する工程と、前記内
部ベース層が形成される部分の両側に、予め、内
部ベース層の幅を画するようにエミツタ層と同じ
導電型の拡散層を形成する工程とを具備したこと
を特徴としている。
抗を備えた半導体装置の製造方法において、ピン
チオフ抵抗の電極が形成されるべき高濃度不純物
層である外部ベース層を形成する工程と、ピンチ
オフ抵抗のバイアス電極が形成されるべきエミツ
タ層を除外した半導体基板表面に選択酸化膜を形
成する工程と、選択酸化膜が形成された半導体基
板に内部ベース層を形成すべき不純物イオンを打
ち込む工程と、前記イオン打ち込みされた半導体
基板にエミツタ層を形成すべき不純物が添加され
た多結晶シリコン層を形成する工程と、前記不純
物添加多結晶シリコン層が形成された半導体基板
を熱処理することによつて、エミツタ層と内部ベ
ース層を形成するとともに、外部ベース層の横拡
がりを利用して、内部ベース層と外部ベース層と
の間に中濃度不純物層を形成する工程と、前記内
部ベース層が形成される部分の両側に、予め、内
部ベース層の幅を画するようにエミツタ層と同じ
導電型の拡散層を形成する工程とを具備したこと
を特徴としている。
(ホ) 実施例
第１図は第１の発明に係る半導体装置にそなえ
られたピンチオフ抵抗の構造を略示した説明図で
ある。同図ａはその断面図、同図ｂは同図ａに示
したピンチオフ抵抗を平面視した図、同図ｃは同
図ｂのＡ−Ａ線矢視断面説明図である。同図にお
いて、１はＰ型のシリコン基板よりなる半導体基
板、２はN+埋め込み拡散層、３はＮ型のエピタ
キシヤル層、４は半導体基板１に形成された各素
子を分離するためのP+型の分離拡散層である。
られたピンチオフ抵抗の構造を略示した説明図で
ある。同図ａはその断面図、同図ｂは同図ａに示
したピンチオフ抵抗を平面視した図、同図ｃは同
図ｂのＡ−Ａ線矢視断面説明図である。同図にお
いて、１はＰ型のシリコン基板よりなる半導体基
板、２はN+埋め込み拡散層、３はＮ型のエピタ
キシヤル層、４は半導体基板１に形成された各素
子を分離するためのP+型の分離拡散層である。
５は抵抗層を形成する内部ベース層７の幅を画
するN+型の深い拡散層である（ただし、同図ａ
には表れていない）。この拡散層５は前記エピタ
キシヤル層３に達する。
するN+型の深い拡散層である（ただし、同図ａ
には表れていない）。この拡散層５は前記エピタ
キシヤル層３に達する。
６は電極１３とオーミツクコンタクトをとるた
めの高濃度不純物層としてのP++型の外部ベース
層である。この外部ベース層６はP+層８を介し
て内部ベース層７に接続している。９は前記拡散
層５とともに内部ベース層７を取り囲むN+型の
エミツタ層である。内部ベース層７及びエミツタ
層９は、外部ベース層６に対して自己整合によつ
て形成される。特に、エミツタ層９は高濃度不純
物層である外部ベース層６に直接に接していな
い。
めの高濃度不純物層としてのP++型の外部ベース
層である。この外部ベース層６はP+層８を介し
て内部ベース層７に接続している。９は前記拡散
層５とともに内部ベース層７を取り囲むN+型の
エミツタ層である。内部ベース層７及びエミツタ
層９は、外部ベース層６に対して自己整合によつ
て形成される。特に、エミツタ層９は高濃度不純
物層である外部ベース層６に直接に接していな
い。
１０はエミツタ層９を除外した基板表面に形成
される選択酸化膜である。選択酸化膜１０が内部
ベース層７、エミツタ層９と接する縁部は、いわ
ゆるバーズ・ビーズ（bird'（つめる）ｓ beak）
を形成している。１１はエミツタ層９を形成する
ためにＮ型不純物を添加して被着された多結晶シ
リコン層、１２は多結晶シリコン層１１の表面に
形成されたシリコン酸化膜である。１４は内部ベ
ース層７を部分的に取り囲む拡散層５にて、エミ
ツタ層９及びエピタキシヤル層３を短絡して、こ
れらにバイアス電圧を印加するバイアス電極１４
は、電極１３の内、いずれか高い電位に維持され
ている方に接続されるか又はそれら電極１３より
高い電位部分に接続される。なお、第１図ｃに示
すように、エミツタ層９と同じ導電型の拡散層
５，５に囲まれた内部ベース層７の部分が抵抗と
して働くが、内部ベース層７の両側に深く拡散さ
れた拡散層５，５が、抵抗体である内部ベース層
７の幅を制限する。また、内部ベース層７の上に
形成されたエミツタ層９も内部ベース層７の厚み
を制限する。即ち、抵抗体が高抵抗であるために
は、内部ベース層７の断面積を小さくする必要が
あるが、両側の拡散層５，５は、内部ベース層７
の断面に対して横幅を狭く規制し、上側のエミツ
タ層９は厚みを規制する役割を果たしている。次
に、第１図に示した半導体装置の製造方法につい
て説明する。第２図は、第２の発明に係る製造方
法の一実施例を示す説明図である。同図におい
て、第１図と同等の部分は同一の符号を付してあ
る。
される選択酸化膜である。選択酸化膜１０が内部
ベース層７、エミツタ層９と接する縁部は、いわ
ゆるバーズ・ビーズ（bird'（つめる）ｓ beak）
を形成している。１１はエミツタ層９を形成する
ためにＮ型不純物を添加して被着された多結晶シ
リコン層、１２は多結晶シリコン層１１の表面に
形成されたシリコン酸化膜である。１４は内部ベ
ース層７を部分的に取り囲む拡散層５にて、エミ
ツタ層９及びエピタキシヤル層３を短絡して、こ
れらにバイアス電圧を印加するバイアス電極１４
は、電極１３の内、いずれか高い電位に維持され
ている方に接続されるか又はそれら電極１３より
高い電位部分に接続される。なお、第１図ｃに示
すように、エミツタ層９と同じ導電型の拡散層
５，５に囲まれた内部ベース層７の部分が抵抗と
して働くが、内部ベース層７の両側に深く拡散さ
れた拡散層５，５が、抵抗体である内部ベース層
７の幅を制限する。また、内部ベース層７の上に
形成されたエミツタ層９も内部ベース層７の厚み
を制限する。即ち、抵抗体が高抵抗であるために
は、内部ベース層７の断面積を小さくする必要が
あるが、両側の拡散層５，５は、内部ベース層７
の断面に対して横幅を狭く規制し、上側のエミツ
タ層９は厚みを規制する役割を果たしている。次
に、第１図に示した半導体装置の製造方法につい
て説明する。第２図は、第２の発明に係る製造方
法の一実施例を示す説明図である。同図におい
て、第１図と同等の部分は同一の符号を付してあ
る。
(a) Ｐ型の半導体基板１の所定位置にN+埋め込
み拡散層２を形成し、さらに、その基板表面に
Ｎ型のエピタキシヤル層を成長させる。このエ
ピタキシヤル層は分離拡散層４によつて各素子
ごとに分離される。また、同図(a)には表れてい
ないが、内部ベース層７の幅を画するN+型の
拡散層５が形成される。なお、同図２１は基板
表面に形成されるシリコン酸化膜である。
み拡散層２を形成し、さらに、その基板表面に
Ｎ型のエピタキシヤル層を成長させる。このエ
ピタキシヤル層は分離拡散層４によつて各素子
ごとに分離される。また、同図(a)には表れてい
ないが、内部ベース層７の幅を画するN+型の
拡散層５が形成される。なお、同図２１は基板
表面に形成されるシリコン酸化膜である。
(b) 次に、シリコン酸化膜２１を除去し、Si3N4
膜２２を形成する。このとき、Si3N4膜２２と
半導体基板１の間には、両者の熱膨張計数の差
を緩和するため、パツド・シリコン酸化膜２３
を介在させる。
膜２２を形成する。このとき、Si3N4膜２２と
半導体基板１の間には、両者の熱膨張計数の差
を緩和するため、パツド・シリコン酸化膜２３
を介在させる。
(c) エミツタ層などが形成されるべき部分の
Si3N4膜２２′を残し、他のSi3N4膜を除去す
る。
Si3N4膜２２′を残し、他のSi3N4膜を除去す
る。
(d) 外部ベース層６を形成する部分以外をホトレ
ジスト２４で覆う。その上から、Ｐ型不純物で
あるボロンをイオン打ち込みする。
ジスト２４で覆う。その上から、Ｐ型不純物で
あるボロンをイオン打ち込みする。
(e) ホトレジスト２４を除去した後、熱処理する
ことにより、選択酸化膜１０およびP++型の外
部ベース層６が形成される。Si3N4膜２２の縁
部は盛り上がり、その下方には選択酸化による
バーズ・ビーク２５が形成される。
ことにより、選択酸化膜１０およびP++型の外
部ベース層６が形成される。Si3N4膜２２の縁
部は盛り上がり、その下方には選択酸化による
バーズ・ビーク２５が形成される。
(f) Si3N4膜２２′を除去した後、基板表面にボ
ロンをイオン打ち込みする。選択酸化膜１０は
エミツタ層等が形成される領域のパツド・シリ
コン酸化膜２３′に比較して厚いから、前記酸
化膜２３′の下にボロン・イオンが到達する。
ロンをイオン打ち込みする。選択酸化膜１０は
エミツタ層等が形成される領域のパツド・シリ
コン酸化膜２３′に比較して厚いから、前記酸
化膜２３′の下にボロン・イオンが到達する。
この時、バーズ・ビーク部の酸化膜に応じて
ボロンイオイが酸化膜を突き抜けて行き、パツ
ド・シリコン酸化膜部分より若干広めにポロン
イオイはシリコン中に到達する。
ボロンイオイが酸化膜を突き抜けて行き、パツ
ド・シリコン酸化膜部分より若干広めにポロン
イオイはシリコン中に到達する。
(g) 次に、パツドシリコン膜２３′を除去した後、
エミツタ層９を形成すべきＮ型不純物が添加さ
れた多結晶シリコン膜２６が形成される。
エミツタ層９を形成すべきＮ型不純物が添加さ
れた多結晶シリコン膜２６が形成される。
(h) エミツタ領域以外の多結晶シリコン膜を選択
除去した後、熱処理を行う。これにより、エミ
ツタ層９および内部ベース層７が形成される。
また、この熱処理により外部ベース領域が横に
広がる結果、Ｐ型の内部ベース層７とP++型の
外部ベース層６との間に、前記両層の中間不純
物濃度を有したP+層８が自動的に形成される。
さらに、半導体基板表面にシリコン酸化膜１２
が形成された後、ホトエツチング工程を経て、
第１図に示したような、電極１３、バイアス電
極１４などが形成される。
除去した後、熱処理を行う。これにより、エミ
ツタ層９および内部ベース層７が形成される。
また、この熱処理により外部ベース領域が横に
広がる結果、Ｐ型の内部ベース層７とP++型の
外部ベース層６との間に、前記両層の中間不純
物濃度を有したP+層８が自動的に形成される。
さらに、半導体基板表面にシリコン酸化膜１２
が形成された後、ホトエツチング工程を経て、
第１図に示したような、電極１３、バイアス電
極１４などが形成される。
(ヘ) 効果
第１の発明に係る半導体装置によれば、ピンチ
オフ抵抗を構成する内部ベース層７の断面積が規
制されるので、また、ピンチオフ抵抗を構成する
エミツタ層が高濃度不純物濃度の外部ベース層に
直接接しないので、ピンチオフ抵抗の絶縁破壊電
圧が従来の7V程度から、10〜20V程度にまで上
げることができる。
オフ抵抗を構成する内部ベース層７の断面積が規
制されるので、また、ピンチオフ抵抗を構成する
エミツタ層が高濃度不純物濃度の外部ベース層に
直接接しないので、ピンチオフ抵抗の絶縁破壊電
圧が従来の7V程度から、10〜20V程度にまで上
げることができる。
一方、第２の発明に係る半導体の製造方法によ
れば、外部ベース層と内部ベース層に介在する中
不純物濃度のベース層を、外部ベース層の拡散横
拡がりおよび選択酸化膜のバーズビーク領域の酸
化膜に応じての内部ベース層の拡がりで自動的
に、しかも、微細に形成することができる。した
がつて、第２の発明によれば、前記第１の発明に
係る半導体装置を容易に実現することができる。
れば、外部ベース層と内部ベース層に介在する中
不純物濃度のベース層を、外部ベース層の拡散横
拡がりおよび選択酸化膜のバーズビーク領域の酸
化膜に応じての内部ベース層の拡がりで自動的
に、しかも、微細に形成することができる。した
がつて、第２の発明によれば、前記第１の発明に
係る半導体装置を容易に実現することができる。
また、第２の発明に係る製造方法で用いられる
自己整合技術によつて、トランジスタ（LOCOS
SELF ALIGNED EMITTER TRANSISTOR）
を形成することができる。したがつて、この発明
によれば、前記トランジスタ形成の際に、高抵抗
値のピンチオフ抵抗を追加工程を経ることなく形
成できるという別異の効果をも奏する。
自己整合技術によつて、トランジスタ（LOCOS
SELF ALIGNED EMITTER TRANSISTOR）
を形成することができる。したがつて、この発明
によれば、前記トランジスタ形成の際に、高抵抗
値のピンチオフ抵抗を追加工程を経ることなく形
成できるという別異の効果をも奏する。
第１図は第１の発明に係る半導体装置の一実施
例の構造を略示した説明図、第２図は第２の発明
に係る製造方法の一実施例を示す説明図である。 １…半導体基板、６…外部ベース層、７…内部
ベース層、８…P+層、９…エミツタ層、１０…
選択酸化膜、１１…多結晶シリコン層、２２，２
２′…Si3N4膜、２５…バーズ・ビーク。
例の構造を略示した説明図、第２図は第２の発明
に係る製造方法の一実施例を示す説明図である。 １…半導体基板、６…外部ベース層、７…内部
ベース層、８…P+層、９…エミツタ層、１０…
選択酸化膜、１１…多結晶シリコン層、２２，２
２′…Si3N4膜、２５…バーズ・ビーク。
Claims (1)
- 【特許請求の範囲】 １ 高濃度不純物層である外部ベース層と、この
外部ベース層に形成した電極と、エミツタ層と、
エミツタ層に形成したバイアス電極と、低濃度不
純物層の内部ベース層と、エミツタ層が外部ベー
ス層に直接接しないように内部ベース層と外部ベ
ース層との間に形成した中濃度不純物層とを有す
るピンチオフ抵抗を備えると共に、前記内部ベー
ス層の両側に内部ベース層の幅を画し且つエミツ
タ層と同じ導電型の拡散層が形成されていること
を特徴とする半導体装置。 ２ 前記中濃度不純物層はバーズビーク状絶縁物
の下面に形成されたものであることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ３ ピンチオフ抵抗を備えた半導体装置の製造方
法において、 ピンチオフ抵抗の電極が形成されるべき高濃度
不純物層である外部ベース層を形成する工程と、 ピンチオフ抵抗のバイアス電極が形成されるべ
きエミツタ層を除外した半導体基板表面に選択酸
化膜を形成する工程と、 選択酸化膜が形成された半導体基板に内部ベー
ス層を形成すべき不純物イオンを打ち込む工程
と、 前記イオン打ち込みされた半導体基板にエミツ
タ層を形成すべき不純物が添加された多結晶シリ
コン層を形成する工程と、 前記不純物添加多結晶シリコン層が形成された
半導体基板を熱処理することによつて、エミツタ
層と内部ベース層を形成するとともに、外部ベー
ス層の横拡がりを利用して、内部ベース層と外部
ベース層との間に中濃度不純物層を形成する工程
と、 前記内部ベース層が形成される部分の両側に、
予め、内部ベース層の幅を画するようにエミツタ
層と同じ導電型の拡散層を形成する工程とを具備
したことを特徴とする半導体装置の製造方法。 ４ 前記選択酸化膜の一部にはバーズビークが形
成されていることを特徴とする特許請求の範囲第
３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192748A JPS60160164A (ja) | 1983-10-15 | 1983-10-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192748A JPS60160164A (ja) | 1983-10-15 | 1983-10-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160164A JPS60160164A (ja) | 1985-08-21 |
| JPH0362014B2 true JPH0362014B2 (ja) | 1991-09-24 |
Family
ID=16296393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192748A Granted JPS60160164A (ja) | 1983-10-15 | 1983-10-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160164A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10206133C1 (de) | 2002-02-14 | 2003-09-25 | Infineon Technologies Ag | Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151570A (en) * | 1976-06-11 | 1977-12-16 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5835971A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5878457A (ja) * | 1981-11-05 | 1983-05-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59217363A (ja) * | 1983-05-25 | 1984-12-07 | Hitachi Ltd | バイポ−ラ型半導体装置の製造方法 |
| JPS6021568A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-10-15 JP JP58192748A patent/JPS60160164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160164A (ja) | 1985-08-21 |
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