JPH0362322B2 - - Google Patents
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- Publication number
- JPH0362322B2 JPH0362322B2 JP60007823A JP782385A JPH0362322B2 JP H0362322 B2 JPH0362322 B2 JP H0362322B2 JP 60007823 A JP60007823 A JP 60007823A JP 782385 A JP782385 A JP 782385A JP H0362322 B2 JPH0362322 B2 JP H0362322B2
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- Japan
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- current
- transistor
- collector
- base
- current mirror
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- 230000002159 abnormal effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、低電圧で動作する電流ミラー回路に
関するもので、特に入力信号と出力信号との整合
度合が高く、かつ異常発振を生じない電流ミラー
回路に関する。 (ロ) 従来の技術 特開昭59−79614号公報第１図には、従来一般
に使用されている電流ミラー回路が開示されてい
る。前記電流ミラー回路は、第２図に示す如く、
ダイオード接続された第１トランジスタ１と、ベ
ース及びエミツタが前記第１トランジスタ１のベ
ース及びエミツタと共通接続された第２トランジ
スタ２とによつて構成されており、前記第１トラ
ンジスタ１のコレクタに接続された定電流源３に
流れる電流を反転して前記第２トランジスタ２の
コレクタに接続された負荷４に供給するものであ
る。しかして、第２図において、定電流源３に流
れる入力電流をI1、負荷４に流れる出力電流を
I2、第１トランジスタ１のベース電流をIB、第１
及び第２トランジスタ１及び２のミラー比を１：
１とすれば、次式が成立する。 I1＝βIB＋2IB ……(1) I2＝βIB ……(2) （ただし、βはPNPトランジスタの電流増幅率） 前記第２図の電流ミラー回路は、低電圧で動作
するという利点を有するが、前記第(1)及び第(2)式
から明らかな如く、入力電流と出力電流との間に
2IBの誤差電流を生じる。また、前記第(1)及び第
(2)式から入力電流I1と出力電流I2との関係を求め
ると、 I2＝（１−２／β＋２）I1 ……(3) となり、前記入力電流I1と出力電流I2との誤差電
流が２／β＋２I1になるので、前記誤差電流は電流 増幅率βに依存したものとなる。それ故、前記β
が変化すると電流ミラー回路の整合度合も変化し
てしまうという欠点があつた。 前記特開昭59−79614号公報第３図には、整合
度合を改善する為、入力側トランジスタのコレク
タからベースに負帰還をかける構成の電流ミラー
回路が開示されている。前記電流ミラー回路は、
第２図の第１トランジスタ１のベースコレクタ間
を短絡する代わりに、第３乃至第５トランジスタ
を設け、第３トランジスタのベースを第１トラン
ジスタ１のコレクタに、エミツタを電源に、コレ
クタをダイオードを介してアースにそれぞれ接続
し、第４トランジスタのベースを第３トランジス
タのコレクタに、コレクタを第１トランジスタ１
のベースに、エミツタをアースにそれぞれ接続
し、更に第５トランジスタのベースを第３トラン
ジスタのコレクタに、コレクタを第２トランジス
タのベースに、エミツタをアースにそれぞれ接続
したものである。しかして、そのような構成とす
れば、低電圧で動作し、整合度合が良好な電流ミ
ラー回路が提供出来る。 (ハ) 発明が解決しようとする問題点 しかしながら、上述の如き構成にすると、入力
側トランジスタのコレクタとベースとの間の負帰
還ループの利得が大となり、異常発振を生じる危
険があつた。 (ニ) 問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、負
帰還回路を電流ミラー型に構成するとともに、前
記負帰還回路に流れる電流に応じて作成される補
償電流を出力電流に重畳する様にした点を特徴と
する。 (ホ) 作用 本発明に依れば、復帰還回路が電流ミラー型に
構成されているので、負帰還ループのループ利得
を小とすることが出来る。また、補償電流を負帰
還回路に流れる電流に応じて作成しているので、
出力電流の補償精度を高めることが出来る。 (ヘ) 実施例 第１図は、本発明の一実施例を示す回路図で、
５はコレクタに定電流源６が接続された第１トラ
ンジスタ、７はベース及びエミツタが前記第１ト
ランジスタ５のベース及びエミツタと共通接続さ
れた第２トランジスタ、８はコレクタが前記第１
トランジスタ５のコレクタに接続されたダイオー
ド接続型の第３トランジスタ９とベース及びエミ
ツタが前記第３トランジスタ９のベース及びエミ
ツタと共通接続された第４トランジスタ１０とか
ら成る第１電流ミラー回路、１１はコレクタが前
記第４トランジスタ１０のコレクタに接続された
ダイオード接続型の第５トランジスタ１２とベー
ス及びエミツタが前記第５トランジスタ１２のベ
ース及びエミツタと共通接続された第６トランジ
スタ１３とから成る第２電流ミラー回路、１４は
ベースが前記第３及び第４トランジスタ９及び１
０の共通ベースに、コレクタが前記第２トランジ
スタ７のコレクタに接続された補償トランジス
タ、及び１５は前記第２トランジスタ７のコレク
タに接続された負荷である。尚、第１電流ミラー
回路８の入力端が第１トランジスタ５のコレクタ
に、第２電流ミラー回路１１の出力端が前記第１
トランジスタ５のベースに接続されているので、
前記第１及び第２電流ミラー回路８及び１１は、
前記第１トランジスタ５のコレクタ・ベース間負
帰還回路を構成している。 いま、定電流源６に流れる電流をIi、第１及び
第２トランジスタ５及び７のベース電流をiBとす
れば、前記第１及び第２トランジスタ５及び７の
コレクタ電流はiBβP（ただし、βPはPNPトランジ
スタの電流増幅率）となり、第２電流ミラー回路
１１を構成する第６トランジスタ１３のコレクタ
電流は2iBとなる。また、第１電流ミラー回路８
を構成する第４トランジスタ１０のコレクタ電流
I1は、 I1＝2iB＋４／βNiB ……(4) （ただし、βNはNPNトランジスタの電流増幅率） となり、第１電流ミラー回路８から定電流源６に
流入する電流I2は、 I2＝I1＋３／βPI1 ……(5) となる。従つて、定電流源６に流れる電流Iiは、 Ii＝iBβP＋I2 ＝iB（βP＋２＋４／βN＋６／βP＋12／βNβP）…
…(6) となる、一方、負荷１５に流入する電流I0は、第
２トランジスタ７のコレクタ電流（＝iBβP）と補
償トランジスタ１４のコレクタ電流（＝I1）の和
となるから、 I0＝iBβP＋I1＝iB（βP＋２＋４／βN ……(7) となる。それ故、定電流源６を流れる電流Iiと負
荷１５に流れる電流I0とは、前記第(6)及び(7)式よ
り、 I0≒Ii（１−６／βP 2＋2βP＋６） ……(8) となり、両者の整合度合は十分に改善されたもの
となる。 第１トランジスタ５のコレクタ・ベース間に挿
入された第１及び第２電流ミラー回路８及び１１
から成る負帰還回路は、前記第１トランジスタ５
のベース電圧の上昇、前記第１トランジスタ５の
コレクタ電圧（第３及び第４トランジスタ９及び
１０のベース電圧）の低下、前記第４トランジス
タ１０のコレクタ電圧（第５及び第６トランジス
タ１２及び１３のベース電圧）の上昇、前記第６
トランジスタ１３のコレクタ電圧（第１トランジ
スタ５のベース電圧）の低下という負帰還作用を
呈し、前記第１及び第２トランジスタ５及び７の
ベース電流を一定にする役割を果す。その際、第
１及び第２電流ミラー回路８及び１１のミラー比
を１：１に設定すれば、負帰還回路のループ利得
を小さく保つことが出来、異常発振を生ずること
が無い。 また、第１図の電流ミラー回路は、VBE＋
VCEsat（ただし、VBEはトランジスタのベース・エ
ミツタ間電圧、VCEsatはトランジスタのコレク
タ・エミツタ間飽和電圧）という低電圧（約
0.75V）で正常動作を行うので、第２図の従来回
路と同様、低電源電圧で動作する電流ミラー回路
と言うことが出来る。 (ト) 発明の効果 以上述べた如く、本発明に依れば、低電源電圧
で動作する電流ミラー回路を提供出来る。また、
本発明に依れば、入力電流と電力電流との整合度
合が高い電流ミラー回路を提供出来る。更に、本
発明に依れば、異常発振を生ぜず、集積回路化に
適した電流ミラー回路を提供出来る。
関するもので、特に入力信号と出力信号との整合
度合が高く、かつ異常発振を生じない電流ミラー
回路に関する。 (ロ) 従来の技術 特開昭59−79614号公報第１図には、従来一般
に使用されている電流ミラー回路が開示されてい
る。前記電流ミラー回路は、第２図に示す如く、
ダイオード接続された第１トランジスタ１と、ベ
ース及びエミツタが前記第１トランジスタ１のベ
ース及びエミツタと共通接続された第２トランジ
スタ２とによつて構成されており、前記第１トラ
ンジスタ１のコレクタに接続された定電流源３に
流れる電流を反転して前記第２トランジスタ２の
コレクタに接続された負荷４に供給するものであ
る。しかして、第２図において、定電流源３に流
れる入力電流をI1、負荷４に流れる出力電流を
I2、第１トランジスタ１のベース電流をIB、第１
及び第２トランジスタ１及び２のミラー比を１：
１とすれば、次式が成立する。 I1＝βIB＋2IB ……(1) I2＝βIB ……(2) （ただし、βはPNPトランジスタの電流増幅率） 前記第２図の電流ミラー回路は、低電圧で動作
するという利点を有するが、前記第(1)及び第(2)式
から明らかな如く、入力電流と出力電流との間に
2IBの誤差電流を生じる。また、前記第(1)及び第
(2)式から入力電流I1と出力電流I2との関係を求め
ると、 I2＝（１−２／β＋２）I1 ……(3) となり、前記入力電流I1と出力電流I2との誤差電
流が２／β＋２I1になるので、前記誤差電流は電流 増幅率βに依存したものとなる。それ故、前記β
が変化すると電流ミラー回路の整合度合も変化し
てしまうという欠点があつた。 前記特開昭59−79614号公報第３図には、整合
度合を改善する為、入力側トランジスタのコレク
タからベースに負帰還をかける構成の電流ミラー
回路が開示されている。前記電流ミラー回路は、
第２図の第１トランジスタ１のベースコレクタ間
を短絡する代わりに、第３乃至第５トランジスタ
を設け、第３トランジスタのベースを第１トラン
ジスタ１のコレクタに、エミツタを電源に、コレ
クタをダイオードを介してアースにそれぞれ接続
し、第４トランジスタのベースを第３トランジス
タのコレクタに、コレクタを第１トランジスタ１
のベースに、エミツタをアースにそれぞれ接続
し、更に第５トランジスタのベースを第３トラン
ジスタのコレクタに、コレクタを第２トランジス
タのベースに、エミツタをアースにそれぞれ接続
したものである。しかして、そのような構成とす
れば、低電圧で動作し、整合度合が良好な電流ミ
ラー回路が提供出来る。 (ハ) 発明が解決しようとする問題点 しかしながら、上述の如き構成にすると、入力
側トランジスタのコレクタとベースとの間の負帰
還ループの利得が大となり、異常発振を生じる危
険があつた。 (ニ) 問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、負
帰還回路を電流ミラー型に構成するとともに、前
記負帰還回路に流れる電流に応じて作成される補
償電流を出力電流に重畳する様にした点を特徴と
する。 (ホ) 作用 本発明に依れば、復帰還回路が電流ミラー型に
構成されているので、負帰還ループのループ利得
を小とすることが出来る。また、補償電流を負帰
還回路に流れる電流に応じて作成しているので、
出力電流の補償精度を高めることが出来る。 (ヘ) 実施例 第１図は、本発明の一実施例を示す回路図で、
５はコレクタに定電流源６が接続された第１トラ
ンジスタ、７はベース及びエミツタが前記第１ト
ランジスタ５のベース及びエミツタと共通接続さ
れた第２トランジスタ、８はコレクタが前記第１
トランジスタ５のコレクタに接続されたダイオー
ド接続型の第３トランジスタ９とベース及びエミ
ツタが前記第３トランジスタ９のベース及びエミ
ツタと共通接続された第４トランジスタ１０とか
ら成る第１電流ミラー回路、１１はコレクタが前
記第４トランジスタ１０のコレクタに接続された
ダイオード接続型の第５トランジスタ１２とベー
ス及びエミツタが前記第５トランジスタ１２のベ
ース及びエミツタと共通接続された第６トランジ
スタ１３とから成る第２電流ミラー回路、１４は
ベースが前記第３及び第４トランジスタ９及び１
０の共通ベースに、コレクタが前記第２トランジ
スタ７のコレクタに接続された補償トランジス
タ、及び１５は前記第２トランジスタ７のコレク
タに接続された負荷である。尚、第１電流ミラー
回路８の入力端が第１トランジスタ５のコレクタ
に、第２電流ミラー回路１１の出力端が前記第１
トランジスタ５のベースに接続されているので、
前記第１及び第２電流ミラー回路８及び１１は、
前記第１トランジスタ５のコレクタ・ベース間負
帰還回路を構成している。 いま、定電流源６に流れる電流をIi、第１及び
第２トランジスタ５及び７のベース電流をiBとす
れば、前記第１及び第２トランジスタ５及び７の
コレクタ電流はiBβP（ただし、βPはPNPトランジ
スタの電流増幅率）となり、第２電流ミラー回路
１１を構成する第６トランジスタ１３のコレクタ
電流は2iBとなる。また、第１電流ミラー回路８
を構成する第４トランジスタ１０のコレクタ電流
I1は、 I1＝2iB＋４／βNiB ……(4) （ただし、βNはNPNトランジスタの電流増幅率） となり、第１電流ミラー回路８から定電流源６に
流入する電流I2は、 I2＝I1＋３／βPI1 ……(5) となる。従つて、定電流源６に流れる電流Iiは、 Ii＝iBβP＋I2 ＝iB（βP＋２＋４／βN＋６／βP＋12／βNβP）…
…(6) となる、一方、負荷１５に流入する電流I0は、第
２トランジスタ７のコレクタ電流（＝iBβP）と補
償トランジスタ１４のコレクタ電流（＝I1）の和
となるから、 I0＝iBβP＋I1＝iB（βP＋２＋４／βN ……(7) となる。それ故、定電流源６を流れる電流Iiと負
荷１５に流れる電流I0とは、前記第(6)及び(7)式よ
り、 I0≒Ii（１−６／βP 2＋2βP＋６） ……(8) となり、両者の整合度合は十分に改善されたもの
となる。 第１トランジスタ５のコレクタ・ベース間に挿
入された第１及び第２電流ミラー回路８及び１１
から成る負帰還回路は、前記第１トランジスタ５
のベース電圧の上昇、前記第１トランジスタ５の
コレクタ電圧（第３及び第４トランジスタ９及び
１０のベース電圧）の低下、前記第４トランジス
タ１０のコレクタ電圧（第５及び第６トランジス
タ１２及び１３のベース電圧）の上昇、前記第６
トランジスタ１３のコレクタ電圧（第１トランジ
スタ５のベース電圧）の低下という負帰還作用を
呈し、前記第１及び第２トランジスタ５及び７の
ベース電流を一定にする役割を果す。その際、第
１及び第２電流ミラー回路８及び１１のミラー比
を１：１に設定すれば、負帰還回路のループ利得
を小さく保つことが出来、異常発振を生ずること
が無い。 また、第１図の電流ミラー回路は、VBE＋
VCEsat（ただし、VBEはトランジスタのベース・エ
ミツタ間電圧、VCEsatはトランジスタのコレク
タ・エミツタ間飽和電圧）という低電圧（約
0.75V）で正常動作を行うので、第２図の従来回
路と同様、低電源電圧で動作する電流ミラー回路
と言うことが出来る。 (ト) 発明の効果 以上述べた如く、本発明に依れば、低電源電圧
で動作する電流ミラー回路を提供出来る。また、
本発明に依れば、入力電流と電力電流との整合度
合が高い電流ミラー回路を提供出来る。更に、本
発明に依れば、異常発振を生ぜず、集積回路化に
適した電流ミラー回路を提供出来る。
第１図は、本発明の一実施例を示す回路図、及
び第２図は従来の電流ミラー回路を示す回路図で
ある。 主な図番の説明、５……第１トランジスタ、７
……第２トランジスタ、８……第１電流ミラー回
路、１１……第２電流ミラー回路、１４……補償
トランジスタ。
び第２図は従来の電流ミラー回路を示す回路図で
ある。 主な図番の説明、５……第１トランジスタ、７
……第２トランジスタ、８……第１電流ミラー回
路、１１……第２電流ミラー回路、１４……補償
トランジスタ。
Claims (1)
- １ 入力電流に応じた出力電流を発生する為、電
流ミラー関係に接続された第１及び第２トランジ
スタを有する電流ミラー回路において、入力端が
前記第１トランジスタのコレクタに、出力端が前
記第１及び第２トランジスタの共通ベースにそれ
ぞれ接続され、電流ミラー構成となされた負帰還
回路と、該負帰還回路に流れる電流に応じて流れ
る補償電流を、前記第２トランジスタのコレクタ
電流とともに負荷に供給する補償回路とからな
り、前記入力電流と出力電流との整合度合を高め
たことを特徴とする電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007823A JPS61167206A (ja) | 1985-01-18 | 1985-01-18 | 電流ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007823A JPS61167206A (ja) | 1985-01-18 | 1985-01-18 | 電流ミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61167206A JPS61167206A (ja) | 1986-07-28 |
| JPH0362322B2 true JPH0362322B2 (ja) | 1991-09-25 |
Family
ID=11676315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007823A Granted JPS61167206A (ja) | 1985-01-18 | 1985-01-18 | 電流ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61167206A (ja) |
-
1985
- 1985-01-18 JP JP60007823A patent/JPS61167206A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61167206A (ja) | 1986-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |