JPH0362645A - Ｎｒｚビット同期方式の周波数および位相検出回路 - Google Patents

Ｎｒｚビット同期方式の周波数および位相検出回路

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JPH0362645A
JPH0362645A JP1326195A JP32619589A JPH0362645A JP H0362645 A JPH0362645 A JP H0362645A JP 1326195 A JP1326195 A JP 1326195A JP 32619589 A JP32619589 A JP 32619589A JP H0362645 A JPH0362645 A JP H0362645A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＮＲＺデータとＮＲＺデータからビット同期
クロックを再生する電圧制御発振器の出力とに応じて動
作するＮＲＺビット同期方式の周波数および位相検出回
路に関するものである。
［従来の技術］ 従来の方式は、入力されるＮＲＺデータを駆動させるク
ロック成分を入力データの周波数スペクトラムから抽出
するため、入力されるＮＲＺデータを非線形処理してフ
ィルタリング（ｆｉｌｔｅｒｉｎｇｌ　　した後、生成
されたクロックの位相をリタイミング（ｒｅｔｉｍｉｎ
ｇ）するのに適合するようになっていた。
最近、ＮＲＺビット同期方式の周波数および位相検出器
、ＶＣＯ、およびフィルタにより構成されたＰＬＬ（Ｐ
ｈａｓｅ　Ｌｏｃｋｅｄ　　Ｌｏｏｐ）を使用してクロ
ックを再生する方式が使用されている。
［発明が解決しようとする課題］ しかしながら、このような方式は、ＮＲＺデータを駆動
するクロックの％周期だけ遅延させる遅延素子を使用し
ない場合、周波数および位相検出回路の出力波形の位相
に差があるため、ｖＣＯクロックにジッタが発生するこ
とになる。
このような方式で、遅延素子を使用する場合、遅延素子
の技術に限度があり、ＮＲＺを駆動するクロックを正確
に％周期だけ遅延させるのは困難なので、固定レンジの
下限周波数と上限周波数が非対称になることがあった。
その結果、実質的なＰＬＬ回路の捕捉（Ｃａｐｔｕｒｅ
ｌ範囲が狭くなるという問題点があった。
本発明の目的は、上記のような問題点を解決し、ジッタ
成分を低減させ、汎用論理素子を使用して高速および低
速データ伝送にも使用できるようにし、簡単な論理素子
を使用して集積化できるようにすることにある。
〔課題を解決するための手段〕
このような目的を達成するため、本発明は、電圧制御発
振器の同相および逆相クロックを発生する同相逆相クロ
ック発生手段と、入力されるＮＲＺデータを、前記同相
逆相クロック発生手段からの同相および逆相クロックに
より、リタイミングするリタイミング手段と、該リタイ
ミング手段によりリタイミングされたＮＲＺデータと前
記入力されたＮＲＺデータとの位相差を抽出する第１位
相差抽出手段と、前記同相逆相クロック発生手段の同相
クロックによりリタイミングされたＮＲＺデータと逆相
クロックによりリタイミングされたデータとの位相差を
抽出する第２位相差抽出手段とを備え、かつ、前記第１
位相差抽出手段の出力と前記第２位相差抽出手段の出力
を比較して周波数および位相を検出するようにしたこと
を特徴とする〔作用〕 本発明では、このように構成したので、ジッタ成分を低
減させ、汎用論理素子を使用して高速および低速データ
伝送にも使用できるようにし、簡単な論理素子を使用し
て集積化できる。
［実施例］ 以下、本発明の実施例を図面を参照して詳細に説明する
。
第１図は本発明の一実施例を示す。
入力されたＮＲＺデータは、伝達遅延補償回路４を介し
て排他的ＯＲゲートＵ４ａに入力され、Ｄフリップフロ
ップＵ２のデータ入力端子りに入力され、Ｄフリップフ
ロップＵ３のデータ入力端子りに入力されている。
ｖＣＯクロックは、同相および逆相発生回路旧により、
同相および逆相クロックに分離されている。ｖＣＯクロ
ックの同相クロックは、ＤフリップフロップＵ２のクロ
ック端子Ｃｐに入力され、ｖＣＯクロックの逆相クロッ
クは、ＤフリップフロップＵ３のクロック端子Ｃｐに入
力されるので、フリップフロップＵ２とフリップフロッ
プＵ３から出力されるＮＲＺデータは、ＶＧＯクロック
が遷移するたびに、交互に、リタイミング（ｒｅｔｉｍ
ｉｎｇ）される。
従って、フリップフロップＵ２の出力Ｑとフリップフロ
ップＵ３の出力Ｑから出力されるリタイミングされたＮ
ＲＺデータは、ｖＣＯクロックの％周期だけ位相が進む
か、あるいは遅れることになる。
そこで、フリップフロップＵ２．Ｕ３の出力Ｑの排他的
ＯＲをとった場合、ＮＲＺデータが遷移するたびに、ｖ
ＣＯクロックの％周期の時間間隔を有する時間間隔パル
ス（基準パルス）が排他的ＯＲゲートＵ４ｄの出力端子
から発生される。
また、ＤフリップフロップＵ２の出力Ｑと、入力された
ＮＲＺデータと、排他的ＯＲゲートＵ４ａの出力は、入
力されるＮＲＺデータアイパターン（ｄａｔａｅｙｅ　
ｐａｔｔｅｒｎ）のどのビット間隔で、論理”　ｏ　”
ｆＬｏｗｌから論理”　１　”　（Ｈｉｇｈ）に遷移（
上昇遷移）するかにより決まる。　したがって、入力さ
れるＮＲＺデータに対するｖＣＯクロックの周波数およ
び位相が変化することにより、排他的ＯＲゲートＵ４ａ
から出力されるパルス幅が変化することになる。
また、基準パルスを発生させる排他的ＯＲゲートＵ４ｂ
とともに、ＮＲＺ同期方式でＮＲＺデータを駆動するク
ロックの周波数および位相を、ｖＣＯクロックの周波数
および位相と比較することができるようになる。
特に、周波数および位相検出回路により、ｖＣＯクロッ
クのジッタ成分が低減される。これは、ＮＲＺデータを
ｖＣＯクロックの同相クロックでリタイミングした後、
このリタイミングされたＮＲＺデータをｖＣＯクロック
の逆相クロックでリタイミングする代わりに、ＮＲ２デ
ータをｖＣＯクロックの同相および逆相クロックでリタ
イミングするようにしたからである。
次に、第２図に示すＮＲＺビット同期方式の周波数およ
び位相検出回路のリタイミング図を参照して、ＮＲＺビ
ット同期方式の周波数および位相検出器のｖＣＯのクロ
ックによる出力波形を説明する。
（１１ＶＣＯのクロック周波数または位相がＮＲＺデー
タを駆動させるクロックの周波数または位相より進んで
いる場合、ＶＣＯクロックの同相クロックの上昇遷移が
入力されるＮＲＺデータアイパターンの中央より前で発
生する。リタイミングされたＮＲＺられると、その結果
はＶｌになる。■１のパルス幅は基準パルスＲ１のパル
ス幅より狭ので、周波数および位相差を検出することが
できる。
（２）　ＶＣＯクロックの周波数または位相がＮＲＺデ
ータを駆動させるクロックの周波数または位相より遅れ
ている場合、ｖＣＯクロックの同相クロックの上昇遷移
は、入力されるＮＲＺデータアイパターンの中央より後
で発生する。リタイミングされたＮＲＺデータと入力さ
れるＮＲＺデータを排他的ＯＲシた場合、その結果はｖ
２になる。ｖ２のパルス幅は基準パルスＲ２のパルス幅
より広いので、上記（１１の場合と異なり、波形Ｖ２．
Ｒ２には位相差がなく、ｖＧＯで発生するジッタが、上
記（１）に比較して、大幅に、減少することになる。
（３１ＶＣＯクロックの周波数または位相がＮＲ２デー
タを駆動させるクロックの周波数または位相とほぼ同一
である場合、ｖＧＯクロックの周波数または位相がＮＲ
Ｚデータを駆動させるクロックの周波数または位相より
僅かに遅れるので、第１図に示す合、すなわち、ＶＣＯ
クロックの周波数または位相がＮＲＺデータを駆動させ
るクロックの周波数または位相より僅かに進む場合、排
他的ＯＲゲートＵ４ａの出力はＶ３１になる。
Ｖ３１とＲ３の波形はパルス幅と位相が同一であるので
、周波数および位相検出器の出力■とＲの差は、時間積
分するまでもなくゼロになり、ｖＣＯではジッタが発生
しない。
したがって、ｖＣＯのクロック周波数が、入力されるＮ
ＲＺデータを駆動させるクロック周波数より遅くれてい
る場合（実際は、技術上の問題から、■ＣＯクロックの
周波数とＮＲＺデータを駆動させるクロック周波数を同
一にできない。）、周波数および位相検出器により、Ｖ
ＣＯのジッタ成分を減少させることができる。
［発明の効果］ 以上説明したように、本発明によれば、簡単な論理素子
を使用してＮＲＺデータの周波数および位相を検出する
ようにしたので、従来の周波数および位相検出回路に代
えて使用することができ、次のような効果を奏すること
ができる。
（ｉ）ジッタの発生を顕著に減すことができる。
（２）凡庸論理素子により構成するようにしたので、高
速伝送のみならず低速伝送にも使用することができる。
（３）簡単な論理素子により構成するようにしたので、
回路を集積化することができる。
【図面の簡単な説明】
第１図は本発明一実施例を示す回路図、第２図は第１図
石器部のタイミングを示すタイミング図である。 ２　　Ｕ３ ・・・Ｄフリップフロップ Ｕ４ａ、Ｕ４ｂ ・・・排他的ＯＲゲート ト・・伝達遅延補償回路 ■出 ク コリア　テレコミユニ デージョン　オーソリ ティ ハウス　２ 大韓民国 ００ デージョン　ソーブ　ドリョンドン　タウンｉ　−１０
３

Claims (1)

  1. 【特許請求の範囲】 １）電圧制御発振器の同相および逆相クロックを発生す
    る同相逆相クロック発生手段と、入力されるＮＲＺデー
    タを、前記同相逆相クロック発生手段からの同相および
    逆相クロックにより、リタイミングするリタイミング手
    段と、該リタイミング手段によりリタイミングされたＮ
    ＲＺデータと前記入力されたＮＲＺデータとの位相差を
    抽出する第１位相差抽出手段と、 前記同相逆相クロック発生手段の同相クロックによりリ
    タイミングされたＮＲＺデータと逆相クロックによりリ
    タイミングされたデータとの位相差を抽出する第２位相
    差抽出手段とを備え、かつ、前記第１位相差抽出手段の
    出力と前記第２位相差抽出手段の出力を比較して周波数
    および位相を検出するようにしたことを特徴とするＮＲ
    Ｚビット同期方式の周波数および位相検出回路。 ２）請求項１において、リタイミング手段は第１Ｄフリ
    ップフロップと第２Ｄフリップフロップを有し、前記第
    １Ｄフリップフロップはそのクロック端子（ＣＰ）に前
    記クロック発生手段の同相クロックが入力され、そのＤ
    端子に入力ＮＲＺデータが入力され、前記第２Ｄフリッ
    プフロップはそのクロック端子（ＣＰ）に前記クロック
    発生手段の逆相クロックが入力され、そのＤ端子に入力
    ＮＲＺデータが入力され、かつ、前記第１位相差抽出手
    段および第２位相差抽出手段は、ともに、第１排他的Ｏ
    Ｒ論理回路および第２排他的ＯＲ論理回路を有し、前記
    第１排他的ＯＲ論理回路は前記第１Ｄフリップフロップ
    の出力（Ｑ）と入力ＮＲＺデータが入力され、前記第２
    排他的ＯＲ論理回路は前記第１Ｄフリップフロップの出
    力（Ｑ）と前記第２Ｄフリップフロップの出力（Ｑ）が
    入力されるようにしたことを特徴とするＮＲＺビット同
    期方式の周波数および位相検出回路。
JP1326195A 1988-12-22 1989-12-18 Ｎｒｚビット同期方式の周波数および位相検出回路 Expired - Lifetime JPH0624353B2 (ja)

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