JPS5919456A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPS5919456A JPS5919456A JP57129139A JP12913982A JPS5919456A JP S5919456 A JPS5919456 A JP S5919456A JP 57129139 A JP57129139 A JP 57129139A JP 12913982 A JP12913982 A JP 12913982A JP S5919456 A JPS5919456 A JP S5919456A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、クロック再生回路に関し、特にランレングス
リミテッド変調方式による変調信号の復調のためのクロ
ック再生回路に関する。 ＰＣＭ （パルス符号変調）信号等のディジタル情報信
号を記録媒体や伝送媒体へ送出する際の変調処理方法と
して高密度化等を考慮してセルフクロックが可能ないわ
ゆるランレングスリミテッド変調方式が採用されている
。このランレングスリミテッド変調方式においては、復
調時に記録媒体や伝送媒体から得られた信号から復調用
クロック信号を再生するのが通常である。 第１図は、クロック信号を再生するクロック再生回路の
従来例を示すブロック図である。同図において、ディジ
タルオーディオディスク等の記録媒体から再生されたラ
ンレングスリミテッド変調方式による変調信号からなる
入力信号が微分回路１及びＤ形フリップフロップ等から
なる記憶回路２に供給されている。微分回路１より入力
信号の立上りエツジ及び立下りエツジの各々が到来する
毎に正のパルス及び負のパルスの各々が出力されて両波
整流回路３に供給される。両波整流回路３において微分
回路１より出力された負のパルスの極性が反転されるこ
とにより入力信号の９−１−リエツジ及び立下りエツジ
が到来する毎に正のパルスが得られる。両波整流回路３
の出力は、単安定マルチバイブレータ（以下、単安定マ
ルチと略記づる。）４のトリガ入力端子に供給される。 単安定マルチ１の反転時間は、１９るべぎ再生り［１ツ
クの周期のほぼ１／２に等しい時間に設定されている。 この串安定マルチ４の例えばＱ出力が位相比較回路５に
供給されている。位相比較器５は、ＬＰＦ（低域フィル
タ）６及びＶＣＯ（電圧制御形発振器）７と」先にＰ
Ｌ ｌ−、（Ｐｌｅａｓｅ ｌ−ｏｃｋｅｄ Ｌ
００１） ）を形成している。す（２わｌ）、Ｖ ＣＯ
の出力が位相比較器りにおいて甲安定ンルブ４の出力と
比較さ１；、イれら両信号の周波数及び位相にＪ月ノる
差に応じた仇円がｌ−Ｐ ［６を介してＶ ＣＯ７の制
御電１１となる。ＶＣＯ７の出力は、微分回路１、両波
整流回路３及びＩｌｌ安定ンルチ４にお
リミテッド変調方式による変調信号の復調のためのクロ
ック再生回路に関する。 ＰＣＭ （パルス符号変調）信号等のディジタル情報信
号を記録媒体や伝送媒体へ送出する際の変調処理方法と
して高密度化等を考慮してセルフクロックが可能ないわ
ゆるランレングスリミテッド変調方式が採用されている
。このランレングスリミテッド変調方式においては、復
調時に記録媒体や伝送媒体から得られた信号から復調用
クロック信号を再生するのが通常である。 第１図は、クロック信号を再生するクロック再生回路の
従来例を示すブロック図である。同図において、ディジ
タルオーディオディスク等の記録媒体から再生されたラ
ンレングスリミテッド変調方式による変調信号からなる
入力信号が微分回路１及びＤ形フリップフロップ等から
なる記憶回路２に供給されている。微分回路１より入力
信号の立上りエツジ及び立下りエツジの各々が到来する
毎に正のパルス及び負のパルスの各々が出力されて両波
整流回路３に供給される。両波整流回路３において微分
回路１より出力された負のパルスの極性が反転されるこ
とにより入力信号の９−１−リエツジ及び立下りエツジ
が到来する毎に正のパルスが得られる。両波整流回路３
の出力は、単安定マルチバイブレータ（以下、単安定マ
ルチと略記づる。）４のトリガ入力端子に供給される。 単安定マルチ１の反転時間は、１９るべぎ再生り［１ツ
クの周期のほぼ１／２に等しい時間に設定されている。 この串安定マルチ４の例えばＱ出力が位相比較回路５に
供給されている。位相比較器５は、ＬＰＦ（低域フィル
タ）６及びＶＣＯ（電圧制御形発振器）７と」先にＰ
Ｌ ｌ−、（Ｐｌｅａｓｅ ｌ−ｏｃｋｅｄ Ｌ
００１） ）を形成している。す（２わｌ）、Ｖ ＣＯ
の出力が位相比較器りにおいて甲安定ンルブ４の出力と
比較さ１；、イれら両信号の周波数及び位相にＪ月ノる
差に応じた仇円がｌ−Ｐ ［６を介してＶ ＣＯ７の制
御電１１となる。ＶＣＯ７の出力は、微分回路１、両波
整流回路３及びＩｌｌ安定ンルチ４にお
【）る信＠遅延
時間による位相遅れを補償するだめの位相調整回路８に
にり位相補正されたのち復調用再生クロックとして図示
せぬ復調回路ｌ＼供給とされると共に記憶回路２のり［
Ｉツク入力端子に供給さねる。記憶回路２においで再生
クロックによっ−Ｃ入力信号がラッチ（記憶）されて入
力信号を再生クロックの半クロツク分遅延して得られる
信号が出力されて前記図示せぬ復調回路へ供給される。 以上の如き従来のクロック再生回路には構成が複雑であ
りかつ単安定マルチ４の反転時間を決定する時限設定用
のコンデンサ及び抵抗が必要となっているのでＩＣ（集
積回路）化の際に時限設定用コンテン４Ｊ等の外付は用
端子が必要となってＩＣ化に適さないという欠点があっ
た。 イこで本発明の目的は、構成が簡単でありかつ時限設定
用−］ンデンリ等の外付は用端子を必要とせずＩＣ化に
適したクロック再生回路を捉供することである。 本発明によるクロック再４１回路は、入力信号とパルス
発生手段より出力されたパルスに同期して入力信号の状
態を一時記憶する第１記憶手段の記憶内容に応じた信号
との１ノ１他的論理和をとって得た信号のパルス幅と、
第１記憶手段の出力と第１記憶手段の出力の状態を前記
パルスに同期して一時記憶する第２記憶手段とのＩＪ＋
他的論的論理和って得た信号のパルス幅とが相等しくな
るように前記パルスの繰り返し周波数を制Ｏ１ｌ？ｌる
ことによって入力信号と前記パルス間の位相差をなくし
つつ前記パルスを再生りＩ］ラックして出力する構成と
なっている。 以下、本発明の実施例につき第２図乃至第６図を参照し
て詳細に説明する。 第２図において、ランレングスリミテッド変調り式によ
る変調信号からなる入力信号ａが第１記憶手段としての
Ｄ形フリップフロップ９のＤ入力端子及び排他的論理和
グー１〜１０の一方の入力端子に供給されている。［）
形フリップフロップ９の０出力すは、第２記憶手段とし
てのＤ形フリップフロップ１１のＤ入力端子に供給され
ると共に排他的論理和グーｈ １０の他方の入力端子及
び排他−５＝ 的論理和ゲート１２の−ｈの入力端子に供給されている
。ゲート１２の他方の入力端子にはＤ形フリップフロッ
プ１１のＱ出力Ｃが供給されている。 グー１へ１２の出力（１は抵抗Ｒ＋を介して演算増幅器
１３の１相入力端子に供給されでいる。演算増幅器１３
の１１相入力端子と接地間にはコンデンサＣＩが接続さ
れている。また、演算増幅器１３の逆相入力端子には抵
抗Ｒ２を介してゲート１０の出力ｅが供給されており、
演算増幅器１３の逆相入力端子と出力端子間には＝１ン
デンサＣ７が接続されている。これら演搾増幅器１３、
］ンデンサＣ１，Ｃ２及び抵抗Ｒ＋ 、Ｒ２により２つ
の入力の差を増幅して得た信号の低域成分を抽出して出
ノ〕リ−るＬＰＦ１４が形成されており、演呻増幅器１
３よりＶ Ｃ０１ｂに制御電圧が供給される。 ＶＣＯ１５の出力は分周器１６によって２分周される。 そして、分周器１６のπ相出力「がＤ形フリップフロッ
プ１１のクロックに供給されるとｊ先に復調用再生り「
１ツクとして図示ｌ゛ぬ復調回路に供給される。また、
分周器１６のＯ相出力９が１）６− 形フリップ７０ツブ９のクロック入力端子に供給されて
入力信ＱａがＤ形フリップフロップ９にラッヂされ、Ｄ
形フリップフロップ９より入力信号ａを再生クロックの
半り［１ツク分遅延してＩＪられる信号が出力されて前
記図示ゼぬ復調回路にデータ出力どして供給される。 以上の構成にお【）る各部の動作を第３図乃至第６図を
参照して説明する。尚、Ｄ形フリップ７０ツブ９及び１
１はクロック入力の立上りエツジでＤ入力端子に供給さ
れた信号をラッヂするものとする。第３図（Ａ＞乃至同
図（Ｇ ）は入力信号ａにＪ′３する立上りエツジ及び
立下りエツジの出現タイミングと再イ１：クロツクとし
てのπ相Ｈ出力ｆの＼″１１１１リエツジタイミングと
が一致するようＩＬ ７ｒ相出力「の位相が制ａｌＩ
Ｃ’ｓれている場合の多倍Ｙ】の波形図であって、第；
３図（Δ）はＯ相出力ｇの波形、同図（１３）はπ相出
力「の波形、同図（Ｃ）は入力信号ａの波形、同図（１
〕）は１〕形フリツプフ１］ツブ９のＱ出力ｌ）の波形
、同図（Ｅ）は［）形フリップ７０ツブ１１のＱ出力Ｃ
の波形、同図（「）は排他的論理和ゲート１０の出力ｅ
の波形、同図（Ｇ）は排他的論理和ゲート１２の出力ｄ
の波形をそれぞれ示している。第４図（Ａ）乃至同図（
Ｇ）は、入力信号ａの位相が進んで入力信＠ａにおける
立上りエツジ及び立■リエツジの出現タイミングがπ相
出力ｆの立−１ニリ１ツジの出現タイミングより前方に
ずれた場合における第３図（Ａ）乃至同図（Ｇ）の各々
と同一の信号の波形をそれぞれ示している。また、第５
図（Ａ＞乃至同図（Ｇ）は、入力信号ａの位相が遅れて
入力信号ａにおける完上りエツジ及び立下りエツジの出
現タイミングがπ相出力ｆの立上り］−ツジの出現タイ
ミングより後方にずれた場合における第３図（Ａ）乃至
同図（Ｇ）の各々と同一の信号の波形をそれぞれ示して
いる。 第３図乃至第５図から明らかな如く排他的論理和ゲート
１０の出力ｅは入力信号ａの立上り及び立下りエツジが
到来する毎に発生しかつ入力信号ａとπ相出力「どの位
相関係すなわち入力信号ａにおける立上りエツジ及び立
下りエツジとπ相出ノ〕の立上りエツジとの出現タイミ
ング間の差に応じて変化するパルス幅を有するパルスと
なる。また、排他的論理和ゲート１２の出力ｄはパルス
幅がＯ相出力ｇ及びπ相出力［のパルス幅に等しいパル
スとなる。そして、入力信号ａにおける立上りエツジ及
び立下りエツジの出現タイミングがπ相出力ｆの立上り
エツジの出現タイミングに一致したとき排伯的論理和ゲ
ート１０の出力ｅのパルス幅は排他的論理和ゲー１〜１
２の出力ｄのパルス幅に等しくなる。また、入力信号ａ
の位相が進んだときは出力ｅのパルス幅は出力ｄのパル
ス幅より広くなり、逆に入力信号ａの位相が遅れたとき
は出力ｅのパルス幅は出力（１のパルス幅より狭くイｒ
る。 以１−の如く位相情報を含んだＩＪ＋他的論理和ゲート
１０の出力を積分し−Ｃ得られる信号の直流成分の州は
再生信号のエツジの出現確率により変化する。一方、排
他的論理和１２の出力を積分して得られる信号は再生信
号の］−ツジの出現確率によってのみレベルが変化する
信号となる。従って、こ９− れら排他的論理和ゲート１０及び１２の出力ｅ及びｄを
差動増幅器構成のＬＰＦ１４に供給することにより位相
情報によってのみレベルの変化する信号が得られること
となる。すなわち、Ｄ形フリップフロップ９．１１及び
排他的論理和ゲート１０．１２は入力信号ａとπ相出力
ｆとの位相差を検出し第６図に示す如く入力位相差の−
πからπまでの範囲に戸る変化に対して出力がリニアに
変化する位相比較手段を形成することとなる。この位相
比較手段を形成するＤ形フリップフロップ９゜１１及び
排他的論理和ゲート１０．１２はＬ Ｐ Ｆ１４、ＶＣ
Ｏ１５及び分周器１６と共にｐＨ−を形成し、π相出力
［の立上りエツジの出現タイミングと再生信号ａの立−
［リエツジ及び立下りエツジの出現タイミングとが一致
してπ相出力ｔが復調用再生り［１ツクとして出力され
ることとなる。 以上の動作において、Ｄ形フリップ７０ツブ９は入力信
＠ａを再生クロックとしてのπ相出力ｆによりラッチし
かつＤ形フリップフロップ１１及びゲート１０．１２と
共に再生クロックとしての１０− π相出力ｔを発生するＰ Ｉ Ｌの位相比較手段を形成
しているので、位相遅れが存在せずＤ形フリップフロッ
プ９より第１図におれる位相調整回路８の如き回路なし
に記憶回路２の出力と同等の信号を得ることができるこ
とどなる。また、位相比較手段を形成するＤ形ノリツブ
ノロツブ９に４ｊ、人力信号ａが直接供給され（−おり
、第１図にお１）る微分回路１、両波整流回路３及び単
安定マルチ４が不要となっているので、構成が簡単にな
ると共に時限設定用］ンデンリ等の外付〔Ｊ用端子が不
要となってＩＣ化が容易どなる。 尚、＋２実施例においＣはＤ形ノリップフロツゾ１）の
出力１）がｆ−夕出力ど４丁りかつπ相出力ｆが山１１
−り［１ツクとしく出力されるどしたが、Ｄ形ノリッゾ
フ【１ツブ１１の出力Ｃがデータ出力となりかつ０相出
力０が再生り［１ツクとして出力されるＪ、うにしても
良い。また、上記実施例においてはＶＣＯｌ５の発振周
波数がクロック周波数の２倍であるとしたが、ＶＣＯｌ
５のデユーティサイクルが５０％であればＶＣＯｌ５
の発振周波数がクロック周波数に等しくなるようにして
分周器１６を省略づることが可能となる。また、上記実
施例においては排他的論理和ゲート１０及び１２の出力
ｅ及びｄは差動増幅器と、６ＬＰＦとが一体となった構
成の１ＰＦ１４に供給されてこのｌ−ＰＦ１４よりＶＣ
Ｏｌ５の制ｍ電Ｈが得られるとしたが、それぞれ独立し
て構成された差動増幅器及びＬＰＦによってＶＣＯｌ５
の制御Ｉ電１Ｆが得られるようにしても良いのは明らか
である。 以上詳述した如く本発明によるクロック再生回路は、２
つの記憶手段及び２つの排他的論理和１段により入力信
号と再生クロックとを直接位相比較して再生クロックの
位相を制御する構成どなっているので、構成が簡単とな
っておりかつ時限設定用コンデンサ等の外付は用端子が
不要となってＩＣ化を容易にすることができることとな
る。
時間による位相遅れを補償するだめの位相調整回路８に
にり位相補正されたのち復調用再生クロックとして図示
せぬ復調回路ｌ＼供給とされると共に記憶回路２のり［
Ｉツク入力端子に供給さねる。記憶回路２においで再生
クロックによっ−Ｃ入力信号がラッチ（記憶）されて入
力信号を再生クロックの半クロツク分遅延して得られる
信号が出力されて前記図示せぬ復調回路へ供給される。 以上の如き従来のクロック再生回路には構成が複雑であ
りかつ単安定マルチ４の反転時間を決定する時限設定用
のコンデンサ及び抵抗が必要となっているのでＩＣ（集
積回路）化の際に時限設定用コンテン４Ｊ等の外付は用
端子が必要となってＩＣ化に適さないという欠点があっ
た。 イこで本発明の目的は、構成が簡単でありかつ時限設定
用−］ンデンリ等の外付は用端子を必要とせずＩＣ化に
適したクロック再生回路を捉供することである。 本発明によるクロック再４１回路は、入力信号とパルス
発生手段より出力されたパルスに同期して入力信号の状
態を一時記憶する第１記憶手段の記憶内容に応じた信号
との１ノ１他的論理和をとって得た信号のパルス幅と、
第１記憶手段の出力と第１記憶手段の出力の状態を前記
パルスに同期して一時記憶する第２記憶手段とのＩＪ＋
他的論的論理和って得た信号のパルス幅とが相等しくな
るように前記パルスの繰り返し周波数を制Ｏ１ｌ？ｌる
ことによって入力信号と前記パルス間の位相差をなくし
つつ前記パルスを再生りＩ］ラックして出力する構成と
なっている。 以下、本発明の実施例につき第２図乃至第６図を参照し
て詳細に説明する。 第２図において、ランレングスリミテッド変調り式によ
る変調信号からなる入力信号ａが第１記憶手段としての
Ｄ形フリップフロップ９のＤ入力端子及び排他的論理和
グー１〜１０の一方の入力端子に供給されている。［）
形フリップフロップ９の０出力すは、第２記憶手段とし
てのＤ形フリップフロップ１１のＤ入力端子に供給され
ると共に排他的論理和グーｈ １０の他方の入力端子及
び排他−５＝ 的論理和ゲート１２の−ｈの入力端子に供給されている
。ゲート１２の他方の入力端子にはＤ形フリップフロッ
プ１１のＱ出力Ｃが供給されている。 グー１へ１２の出力（１は抵抗Ｒ＋を介して演算増幅器
１３の１相入力端子に供給されでいる。演算増幅器１３
の１１相入力端子と接地間にはコンデンサＣＩが接続さ
れている。また、演算増幅器１３の逆相入力端子には抵
抗Ｒ２を介してゲート１０の出力ｅが供給されており、
演算増幅器１３の逆相入力端子と出力端子間には＝１ン
デンサＣ７が接続されている。これら演搾増幅器１３、
］ンデンサＣ１，Ｃ２及び抵抗Ｒ＋ 、Ｒ２により２つ
の入力の差を増幅して得た信号の低域成分を抽出して出
ノ〕リ−るＬＰＦ１４が形成されており、演呻増幅器１
３よりＶ Ｃ０１ｂに制御電圧が供給される。 ＶＣＯ１５の出力は分周器１６によって２分周される。 そして、分周器１６のπ相出力「がＤ形フリップフロッ
プ１１のクロックに供給されるとｊ先に復調用再生り「
１ツクとして図示ｌ゛ぬ復調回路に供給される。また、
分周器１６のＯ相出力９が１）６− 形フリップ７０ツブ９のクロック入力端子に供給されて
入力信ＱａがＤ形フリップフロップ９にラッヂされ、Ｄ
形フリップフロップ９より入力信号ａを再生クロックの
半り［１ツク分遅延してＩＪられる信号が出力されて前
記図示ゼぬ復調回路にデータ出力どして供給される。 以上の構成にお【）る各部の動作を第３図乃至第６図を
参照して説明する。尚、Ｄ形フリップ７０ツブ９及び１
１はクロック入力の立上りエツジでＤ入力端子に供給さ
れた信号をラッヂするものとする。第３図（Ａ＞乃至同
図（Ｇ ）は入力信号ａにＪ′３する立上りエツジ及び
立下りエツジの出現タイミングと再イ１：クロツクとし
てのπ相Ｈ出力ｆの＼″１１１１リエツジタイミングと
が一致するようＩＬ ７ｒ相出力「の位相が制ａｌＩ
Ｃ’ｓれている場合の多倍Ｙ】の波形図であって、第；
３図（Δ）はＯ相出力ｇの波形、同図（１３）はπ相出
力「の波形、同図（Ｃ）は入力信号ａの波形、同図（１
〕）は１〕形フリツプフ１］ツブ９のＱ出力ｌ）の波形
、同図（Ｅ）は［）形フリップ７０ツブ１１のＱ出力Ｃ
の波形、同図（「）は排他的論理和ゲート１０の出力ｅ
の波形、同図（Ｇ）は排他的論理和ゲート１２の出力ｄ
の波形をそれぞれ示している。第４図（Ａ）乃至同図（
Ｇ）は、入力信号ａの位相が進んで入力信＠ａにおける
立上りエツジ及び立■リエツジの出現タイミングがπ相
出力ｆの立−１ニリ１ツジの出現タイミングより前方に
ずれた場合における第３図（Ａ）乃至同図（Ｇ）の各々
と同一の信号の波形をそれぞれ示している。また、第５
図（Ａ＞乃至同図（Ｇ）は、入力信号ａの位相が遅れて
入力信号ａにおける完上りエツジ及び立下りエツジの出
現タイミングがπ相出力ｆの立上り］−ツジの出現タイ
ミングより後方にずれた場合における第３図（Ａ）乃至
同図（Ｇ）の各々と同一の信号の波形をそれぞれ示して
いる。 第３図乃至第５図から明らかな如く排他的論理和ゲート
１０の出力ｅは入力信号ａの立上り及び立下りエツジが
到来する毎に発生しかつ入力信号ａとπ相出力「どの位
相関係すなわち入力信号ａにおける立上りエツジ及び立
下りエツジとπ相出ノ〕の立上りエツジとの出現タイミ
ング間の差に応じて変化するパルス幅を有するパルスと
なる。また、排他的論理和ゲート１２の出力ｄはパルス
幅がＯ相出力ｇ及びπ相出力［のパルス幅に等しいパル
スとなる。そして、入力信号ａにおける立上りエツジ及
び立下りエツジの出現タイミングがπ相出力ｆの立上り
エツジの出現タイミングに一致したとき排伯的論理和ゲ
ート１０の出力ｅのパルス幅は排他的論理和ゲー１〜１
２の出力ｄのパルス幅に等しくなる。また、入力信号ａ
の位相が進んだときは出力ｅのパルス幅は出力ｄのパル
ス幅より広くなり、逆に入力信号ａの位相が遅れたとき
は出力ｅのパルス幅は出力（１のパルス幅より狭くイｒ
る。 以１−の如く位相情報を含んだＩＪ＋他的論理和ゲート
１０の出力を積分し−Ｃ得られる信号の直流成分の州は
再生信号のエツジの出現確率により変化する。一方、排
他的論理和１２の出力を積分して得られる信号は再生信
号の］−ツジの出現確率によってのみレベルが変化する
信号となる。従って、こ９− れら排他的論理和ゲート１０及び１２の出力ｅ及びｄを
差動増幅器構成のＬＰＦ１４に供給することにより位相
情報によってのみレベルの変化する信号が得られること
となる。すなわち、Ｄ形フリップフロップ９．１１及び
排他的論理和ゲート１０．１２は入力信号ａとπ相出力
ｆとの位相差を検出し第６図に示す如く入力位相差の−
πからπまでの範囲に戸る変化に対して出力がリニアに
変化する位相比較手段を形成することとなる。この位相
比較手段を形成するＤ形フリップフロップ９゜１１及び
排他的論理和ゲート１０．１２はＬ Ｐ Ｆ１４、ＶＣ
Ｏ１５及び分周器１６と共にｐＨ−を形成し、π相出力
［の立上りエツジの出現タイミングと再生信号ａの立−
［リエツジ及び立下りエツジの出現タイミングとが一致
してπ相出力ｔが復調用再生り［１ツクとして出力され
ることとなる。 以上の動作において、Ｄ形フリップ７０ツブ９は入力信
＠ａを再生クロックとしてのπ相出力ｆによりラッチし
かつＤ形フリップフロップ１１及びゲート１０．１２と
共に再生クロックとしての１０− π相出力ｔを発生するＰ Ｉ Ｌの位相比較手段を形成
しているので、位相遅れが存在せずＤ形フリップフロッ
プ９より第１図におれる位相調整回路８の如き回路なし
に記憶回路２の出力と同等の信号を得ることができるこ
とどなる。また、位相比較手段を形成するＤ形ノリツブ
ノロツブ９に４ｊ、人力信号ａが直接供給され（−おり
、第１図にお１）る微分回路１、両波整流回路３及び単
安定マルチ４が不要となっているので、構成が簡単にな
ると共に時限設定用］ンデンリ等の外付〔Ｊ用端子が不
要となってＩＣ化が容易どなる。 尚、＋２実施例においＣはＤ形ノリップフロツゾ１）の
出力１）がｆ−夕出力ど４丁りかつπ相出力ｆが山１１
−り［１ツクとしく出力されるどしたが、Ｄ形ノリッゾ
フ【１ツブ１１の出力Ｃがデータ出力となりかつ０相出
力０が再生り［１ツクとして出力されるＪ、うにしても
良い。また、上記実施例においてはＶＣＯｌ５の発振周
波数がクロック周波数の２倍であるとしたが、ＶＣＯｌ
５のデユーティサイクルが５０％であればＶＣＯｌ５
の発振周波数がクロック周波数に等しくなるようにして
分周器１６を省略づることが可能となる。また、上記実
施例においては排他的論理和ゲート１０及び１２の出力
ｅ及びｄは差動増幅器と、６ＬＰＦとが一体となった構
成の１ＰＦ１４に供給されてこのｌ−ＰＦ１４よりＶＣ
Ｏｌ５の制ｍ電Ｈが得られるとしたが、それぞれ独立し
て構成された差動増幅器及びＬＰＦによってＶＣＯｌ５
の制御Ｉ電１Ｆが得られるようにしても良いのは明らか
である。 以上詳述した如く本発明によるクロック再生回路は、２
つの記憶手段及び２つの排他的論理和１段により入力信
号と再生クロックとを直接位相比較して再生クロックの
位相を制御する構成どなっているので、構成が簡単とな
っておりかつ時限設定用コンデンサ等の外付は用端子が
不要となってＩＣ化を容易にすることができることとな
る。
第１図は、従来のり［］ツク再生回路を示覆ブロック図
、第２図は、本発明の一実施例を示す回路ブロック図、
第３図乃至第５図は第２図の回路の各状態における各出
力波形図、第６図は、第２図の回路において形成されて
いる位相比較手段の特性を示すグラフである。 主要部分の符号の説明 ９．１１・・・・・・Ｄ形フリップフロップ１０．１２
・・・・・・ＩＪＩ他的論理和ゲート１／Ｉ・・・・・
・ＬＰＦ １５・・・・・・ＶＣ０１６・・・・
・・分周器 ｉｌｌ Ｉｔ人 パイオニア株式会社代理人
弁理士 藤村元彦 １３− ・ψ ベ 手続ネ…正書（自発） １．事例の表示 昭和５７４［特許願第１２９１３９号 ２、発明の名称 り［１ツク再生回路 ３、補正をする者 事ｉ′１どの関係 特許出願人 件 所 東京都目黒区目黒１丁目４番１号名 称
（５０１） パイオニア株式会社４、代理人 〒
１０４ １１ 所 東京都中央区銀座３丁目１０番９号６、
補正の対象 図 面 菓５ 図
、第２図は、本発明の一実施例を示す回路ブロック図、
第３図乃至第５図は第２図の回路の各状態における各出
力波形図、第６図は、第２図の回路において形成されて
いる位相比較手段の特性を示すグラフである。 主要部分の符号の説明 ９．１１・・・・・・Ｄ形フリップフロップ１０．１２
・・・・・・ＩＪＩ他的論理和ゲート１／Ｉ・・・・・
・ＬＰＦ １５・・・・・・ＶＣ０１６・・・・
・・分周器 ｉｌｌ Ｉｔ人 パイオニア株式会社代理人
弁理士 藤村元彦 １３− ・ψ ベ 手続ネ…正書（自発） １．事例の表示 昭和５７４［特許願第１２９１３９号 ２、発明の名称 り［１ツク再生回路 ３、補正をする者 事ｉ′１どの関係 特許出願人 件 所 東京都目黒区目黒１丁目４番１号名 称
（５０１） パイオニア株式会社４、代理人 〒
１０４ １１ 所 東京都中央区銀座３丁目１０番９号６、
補正の対象 図 面 菓５ 図
Claims (1)
- パルス発生手段と、前記パルス発生手段より出力された
パルスに同期して入力信号を一時記憶する第１記憶手段
と、前記パルスに同期して前記第１記憶手段の記憶内容
を一時記憶する第２記憶手段と、前記入力信号及び前記
第１記憶手段の記憶内容に応じた信号の排他的論理和を
とる第１排他的論理和手段と、前記第１及び第２記憶手
段の各々の記憶内容をそれぞれ示ず２信号の排他的論理
和をとる第２排他的論理和手段とを含み、前記第１及び
第２排他的論理和手段の各出力のパルス幅が相等しくな
るように前記パルスの繰り返し周波数を制御することに
よって前記入力信号ど前記パルス間の位相差をなくしつ
つ前記パルスを再生クロックとして出力づることを特徴
とするクロック再生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129139A JPS5919456A (ja) | 1982-07-24 | 1982-07-24 | クロツク再生回路 |
| KR1019830002755A KR860001258B1 (ko) | 1982-07-24 | 1983-06-20 | 클럭 재생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129139A JPS5919456A (ja) | 1982-07-24 | 1982-07-24 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919456A true JPS5919456A (ja) | 1984-01-31 |
| JPH0328863B2 JPH0328863B2 (ja) | 1991-04-22 |
Family
ID=15002079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129139A Granted JPS5919456A (ja) | 1982-07-24 | 1982-07-24 | クロツク再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5919456A (ja) |
| KR (1) | KR860001258B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6067556U (ja) * | 1983-10-14 | 1985-05-14 | ヤマハ株式会社 | クロツク再生回路 |
| JPS63263936A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | データ検出器 |
| JPH0362645A (ja) * | 1988-12-22 | 1991-03-18 | Electron & Telecommun Res Inst | Ｎｒｚビット同期方式の周波数および位相検出回路 |
| JPH0575589A (ja) * | 1990-05-11 | 1993-03-26 | Electron & Telecommun Res Inst | ビツト周期のためのアナログ及びデイジタル位相検出器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148412A (en) * | 1978-05-15 | 1979-11-20 | Ricoh Co Ltd | Reproduction system for timing information |
-
1982
- 1982-07-24 JP JP57129139A patent/JPS5919456A/ja active Granted
-
1983
- 1983-06-20 KR KR1019830002755A patent/KR860001258B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148412A (en) * | 1978-05-15 | 1979-11-20 | Ricoh Co Ltd | Reproduction system for timing information |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6067556U (ja) * | 1983-10-14 | 1985-05-14 | ヤマハ株式会社 | クロツク再生回路 |
| JPS63263936A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | データ検出器 |
| JPH0362645A (ja) * | 1988-12-22 | 1991-03-18 | Electron & Telecommun Res Inst | Ｎｒｚビット同期方式の周波数および位相検出回路 |
| JPH0575589A (ja) * | 1990-05-11 | 1993-03-26 | Electron & Telecommun Res Inst | ビツト周期のためのアナログ及びデイジタル位相検出器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328863B2 (ja) | 1991-04-22 |
| KR860001258B1 (ko) | 1986-09-01 |
| KR840005634A (ko) | 1984-11-14 |
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