JPH0624353B2 - Ｎｒｚビット同期方式の周波数および位相検出回路 - Google Patents

Ｎｒｚビット同期方式の周波数および位相検出回路

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JPH0624353B2
JPH0624353B2 JP1326195A JP32619589A JPH0624353B2 JP H0624353 B2 JPH0624353 B2 JP H0624353B2 JP 1326195 A JP1326195 A JP 1326195A JP 32619589 A JP32619589 A JP 32619589A JP H0624353 B2 JPH0624353 B2 JP H0624353B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、NRZ データとNRZ データからビット同期クロ
ックを再生する電圧制御発振器の出力とに応じて動作す
るNRZ ビット同期方式の周波数および位相検出回路に関
するものである。
〔従来の技術〕
従来の方式は、入力されるNRZ データを駆動させるクロ
ック成分を入力データの周波数スペクトラムから抽出す
るため、入力されるNRZ データを非線形処理してフィル
タリング(filtering) した後、生成されたクロックの位
相をリタイミング(retiming)するのに適合するようにな
っていた。
最近、NRZ ビット同期方式の周波数および位相検出器、
VCO 、およびフィルタにより構成されたPLL(Phase Lock
ed Loop) を使用してクロックを再生する方式が使用さ
れている。
〔発明が解決しようとする課題〕
しかしながら、このような方式は、NRZ データを駆動す
るクロックの1/2周期だけ遅延させる遅延素子を使用し
ない場合、周波数および位相差検出回路の出力波形の位
相に差があるため、VCO クロックにジッタが発生するこ
とになる。
このような方式で、遅延素子を使用する場合、遅延素子
の技術に限度があり、NRZ を駆動するクロックを正確に
1/2周期だけ遅延させるのは困難なので、固定レンジの
下限周波数と上限周波数が非対称になることがあった。
その結果、実質的なPLL 回路の補足(Capture) 範囲が狭
くなるという問題点があった。
本発明の目的は、上記のような問題点を解決し、ジッタ
成分を低減させ、汎用論理素子を使用して高速および低
速データ伝送にも使用できるようにし、簡単な論理素子
を使用して集積化できるようにすることにある。
［課題を解決するための手段］ このような目的を達成するため、本発明は、NRZ ビット
同期システムの周波数および位相差検出回路において、 Ｄ入力端子と、クロック入力端子と、論理出力端子とを
有し、前記Ｄ入力端子が入力NRZ データを受信するよう
に結合されている第１Ｄフリップフロップと、 Ｄ入力端子と、クロック入力端子と、論理出力端子とを
有し、前記Ｄ入力端子が前記Ｄフリップフロップに並列
に結合され前記入力NRZ データを受信する第２Ｄフリッ
プフロップと、 電圧制御発振器のクロック入力から同相および逆相クロ
ックを生成し、前記同相クロックが前記第１Ｄフリップ
フロップの前記クロック入力端子に結合され、前記逆相
クロックが前記第２Ｄフリップフロップの前記クロック
入力端子に結合されるクロック生成手段と、 前記入力NRZ データから遅延抽力NRZ データを生成する
伝送遅延補償手段と、 前記遅延入力NRZ データと、前記第１Ｄフリップフロッ
プの前記論理出力端子の入力とから、第１位相差信号を
取り出す第１排他的ORゲートと、 前記第２Ｄフリップフロップの前記論理出力端子の出力
と、前記第１Ｄフリップフロップの前記論理出力とか
ら、第２位相差信号を取り出す第２排他的ORゲートと を備え、前記第１および第２位相差信号を生成すること
を特徴とする。
［作用］ 本発明では、このように構成したので、第１Ｄフリップ
フロップのＤ入力端子に入力された入力NRZ データを、
クロック生成手段から第１Ｄフリップフロップのクロッ
ク入力端子に入力される同相クロックにより、第１Ｄフ
リップフロップの論理出力端子から出力し、一方、第２
ＤフリップフロップのＤ入力端子に入力された入力NRZ
データを、第２Ｄフリップフロップのクロック生成手段
からクロック入力端子に入力される逆相クロックによ
り、第２Ｄフリップフロップの論理出力端子から出力
し、入力NRZ データから伝送遅延補償手段により生成さ
れた遅延入力NRZ データと、第１Ｄフリップフロップの
論理出力端子の出力とから、第１排他的ORゲートにより
第１位相差信号を生成し、第２Ｄフリップフロップの論
理出力端子からの出力と、第１Ｄフリップフロップの論
理出力端子からの出力とから、第２排他的ORゲートによ
り第２位相差信号を生成する。
〔実施例〕
以下、本発明の実施例を図面を参照して詳細に説明す
る。
第１図は本発明の一実施例を示す。
入力されたNRZ データは、伝送遅延補償回路４を介して
排他的ORゲートU4a に入力され、ＤフリップフロップU2
のデータ入力端子Ｄに入力され、ＤフリップフロップU3
のデータ入力端子Ｄに入力されている。
VCO クロックは、同相および逆相発生回路U1により、同
相および逆相クロックに分離されている。VCO クロック
の同相クロックは、ＤフリップフロップU2のクロック端
子Cpに入力され、VCO クロックの逆相クロックは、Ｄフ
リップフロップU3のクロック端子Cpに入力されるので、
フリップフロップU2とフリップフロップU3から出力され
るNRZ データは、VCO クロックが遷移するたびに、交互
に、リタイミング(retiming)される。
従って、フリップフロップU2の出力Ｑとフリップフロッ
プU3の出力Ｑから出力されるリタイミングされたNRZ デ
ータは、VCO クロックの1/2周期だけ位相が進むか、あ
るいは遅れることになる。
そこで、フリップフロップU2,U3 の出力Ｑの排他的ORを
とった場合、NRZ データが遷移するたびに、VCO クロッ
クの1/2周期の時間間隔を有する時間間隔パルス（基準
パルス）が排他的ORゲートU4d の出力端子から発生され
る。
また、ＤフリップフロップU2の出力Ｑと、入力されたNR
Z データと、排他的ORゲートU4a の出力は、入力される
NRZ データアイパターン(dataeye pattern)のどのビッ
ト間隔で、論理“０”(Low) から論理“１”(High)に遷
移（上昇遷移）するかにより決まる。 したがって、入
力されるNRZ データに対するVCO クロックの周波数およ
び位相が変化することにより、排他的ORゲートU4a から
出力されるパルス幅が変化することになる。また、基準
パルスを発生させる排他的ORゲートU4b とともに、NRZ
同期方式でNRZ データを駆動するクロックの周波数およ
び位相を、VCO クロックの周波数および位相と比較する
ことができるようになる。
特に、周波数および位相検出回路により、VCO クロック
のジッタ成分が低減される。これは、NRZ データをVCO
クロックの同相クロックでリタイミングした後、このリ
タイミングされたNRZ データをVCO クロックの逆相クロ
ックでリタイミングする代わりに、NRZ データをVCO ク
ロックの同相および逆相クロックでリタイミングするよ
うにしたからである。
次に、第２図に示すNRZ ビット同期方式の周波数および
位相検出回路のリタイミング図を参照して、NRZ ビット
同期方式の周波数および位相検出器のVCO クロックによ
る出力波形を説明する。
(1) VCO のクロック周波数または位相がNRZ データを駆
動させるクロックの周波数または位相より進んでいる場
合、VCO クロックの同相クロックの上昇遷移が入力され
るNRZ データアイパターンの中央より前で発生する。リ
タイミングされたNRZ データと入力されるNRZ データと
が排他的ORをとられると、その結果はV1になる。V1のパ
ルス幅は基準パルスR1のパルス幅より狭ので、周波数お
よび位相差を検出することができる。
(2) VCO クロックの周波数または位相がNRZ データを駆
動させるクロックの周波数または位相より遅れている場
合、VCO クロックの同相クロックの上昇遷移は、入力さ
れるNRZ データアイパターンの中央より後で発生する。
リタイミングされたNRZ データと入力されるNRZ データ
を排他的ORした場合、その結果はV2になる。V2のパルス
幅は基準パルスR2のパルス幅より広いので、上記(1) の
場合と異なり、波形V2,R2 には位相差がなく、VCO で発
生するジッタが、上記(1) に比較して、大幅に、減少す
ることになる。
(3) VCO クロックの周波数または位相がNRZ データを駆
動させるクロックの周波数または位相とほぼ同一である
場合、VCO クロックの周波数または位相がNRZ データを
駆動させるクロックの周波数または位相より僅かに遅れ
るので、第１図に示す排他的ORゲートU4a の出力はV32
になる。逆の場合、すなわち、VCO クロックの周波数ま
たは位相がNRZ データを駆動させるクロックの周波数ま
たは位相より僅かに進む場合、排他的ORゲートU4a の出
力はV31 になる。
V31 とR3の波形はパルス幅と位相が同一であるので、周
波数および位相検出器の出力ＶとＲの差は、時間積分す
るまでもなくゼロになり、VCO ではジッタが発生しな
い。
したがって、VCO クロック周波数が、入力されるNRZ デ
ータを駆動させるクロック周波数より遅くれている場合
（実際は、技術上の問題から、VCO クロックの周波数と
NRZ データを駆動させるクロック周波数を同一にできな
い。）、周波数および位相検出器により、VCO のジッタ
成分を減少させることができる。
〔発明の効果〕
以上説明したように、本発明によれば、簡単な論理素子
を使用してNRZ データの周波数および位相を検出するよ
うにしたので、従来の周波数および位相検出回路に代え
て使用することができ、次のような効果を奏することが
できる。
(1) ジッタの発生を顕著に減すことができる。
(2) 凡庸論理素子により構成するようにしたので、高速
伝送のみならず低速伝送にも使用することができる。
(3) 簡単な論理素子により構成するようにしたので、回
路を集積化することができる。
【図面の簡単な説明】
第１図は本発明一実施例を示す回路図、 第２図は第１図示各部のタイミングを示すタイミング図
である。 U2,U3 ……Ｄフリップフロップ U4a,U4b ……排他的ORゲート １……伝達遅延補償回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボム チョル リー 大韓民国 チュンナム ヨンウンドン デ ージョン ジューゴン アパートメント 201‐205 (72)発明者 クウォン チョル パク 大韓民国 デージョン ソーグ ドリョン ドン タウン ハウス ３‐103 (56)参考文献 特開 昭59−19456（ＪＰ，Ａ) 特開 昭62−230242（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】NRZ ビット同期システムの周波数および位
    相差検出回路において、 Ｄ入力端子と、クロック入力端子と、論理出力端子とを
    有し、前記Ｄ入力端子が入力NRZ データを受信するよう
    に結合されている第１Ｄフリップフロップと、 Ｄ入力端子と、クロック入力端子と、論理出力端子とを
    有し、前記Ｄ入力端子が前記Ｄフリップフロップに並列
    に結合され前記入力NRZ データを受信する第２フリップ
    フロップと、 電圧制御発振器のクロック入力から同相および逆相クロ
    ックを生成し、前記同相クロックを生成し、前記同相ク
    ロックが前記第１Ｄフリップフロップの前記クロック入
    力端子に結合され、前記逆相クロックが前記第２Ｄフリ
    ップフロップの前記クロック入力端子に結合されるクロ
    ック生成手段と、 前記入力NRZ データから遅延入力NRZ データを生成する
    伝送遅延補償手段と、 前記遅延入力NRZ データと、前記第１Ｄフリップフロッ
    プの前記論理出力端子の入力とから、第１位相差信号を
    取り出す第１排他的ORゲートと、 前記第２Ｄフリップフロップの前記論理出力端子の出力
    と、前記第１Ｄフリップフロップの前記論理出力とか
    ら、第２位相差信号を取り出す第２排他的ORゲートと を備え、前記第１および第２位相差信号を生成すること
    を特徴とする周波数および位相差検出回路。
JP1326195A 1988-12-22 1989-12-18 Ｎｒｚビット同期方式の周波数および位相検出回路 Expired - Lifetime JPH0624353B2 (ja)

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