JPH0362941A - 集積回路素子実装用基材 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路素子の実装技術に用いられる実装用基
材に関し、特に、内部に自己診断用の試験回路が設けら
れたＩＣチップを、ＴＡＢ　（ＴａｐｅＡｕｔｏｓ＋ａ
ｔｅｄ　Ｂｏｎｄｉｎｇ）方式により、例えばプリント
基板等の取付は基板に実装するために用いるフィルムキ
ャリアに適用して好適なものである。

〔従来の技術〕

ＩＣ実装技術の１つとして、上記のＴＡＢ方式％式％ このＴＡＢ方式においては、従来、例えば第３図に示す
ようなフィルムキャリア１が用いられている（例えば、
日本半導体年ｆｆ１１９８８年度版Ｐ４０３〜Ｐ４０４
、プレスジャーナル社発行参照）。このフィルムキャリ
アｌは、ポリイミド樹脂等の絶縁材料からなる長尺フィ
ルムの基体１０と、この基体１０の上面に所定パターン
に形成された多数の導電性リード１１とを備えている。

基体ＩＯには、加工基準となるスプロケット孔１０１、
図示しないＩＣチップ（半導体集積回路素子）を取り付
けるためのデバイス孔１０２及び導電性リード１１のア
ウターリード部１１ｂを規定するアウターリ−ド孔１０
３が形成されている。そして、デバイス孔１０２とアウ
ターリード孔１０３との間にサポートリング１０４が形
成され、このサポートリング１０４の内側の部分の導電
性リードＩＩがフィンガー状のインナーリード部１１ａ
となっている。

ＩＣチップは、その上面に設けられた多数の突起電極（
バンプ）がこのインナーリード部１１ａに各々ボンディ
ングされて両者間が電気的に接続されるとともに、フィ
ルムキャリア１に保持される。

〔発明が解決しようとする課題〕

上述した従来のＴＡＢ方式において、デバイス孔１０２
に取り付けられたＩＣチップの各種電気テストは、フィ
ルムキャリア１に設けられた導電性リード１１のテスト
用パッド部１１ｃ（第３図参照）を通じて行われている
。

即ち、フィルムキャリア１に取り付けられたＩＣチップ
は、周知の如くその内部状態が電気的にテストされなけ
ればならないが、その場合従来は、各導電性リード１１
のテスト用パッド部１１ｃに、順次、試験機のテストピ
ンを当ててテスト用の信号パターンを人出力させ、ＩＣ
チップの内部状態を診断していた。

しかしながら、ＩＣチップの端子数が、例えば１５０個
以上と多くなると、特にリードパターン形成のスペース
上の問題から、テスト用パッド部の大きさや形成位置が
著しく制限されてしまう。このため、微細なテスト用パ
ッド部に正確にテストビンを当てることが困難になると
ともに、テスト用パッド部の数も増えるので、そのテス
ト操作が非常に面倒になり、テストミスを生じ易くなっ
ていた。

一方、最近、ＩＣチップ自体に自己診断用のテスト構造
即ち試験回路を組み込んで、上述したような電気テスト
を簡便にしたものが開発されている。このＩＣチップは
、その内部に、制御用論理回路にループ状に接続された
ラッチ群を有しており、各ラッチに、チップ内の診断の
対象となる回路が接続されている。そして、これらのラ
ッチ群の状態検出を行うことにより、ＩＣチップの全て
の内部状態が診断できるようになっている。なお、この
内部状態の診断に際してテスト用の信号パターンは、制
御用論理回路に接続された特定の端子のみから入出力さ
れる。

本発明は、上述したような自己診断用の試験回路が設け
られたＩＣチップをＴＡＢ方式により基板に実装する場
合に用いて好適な実装用基材を提供することをその目的
とするものである。

〔課題を解決するための手段〕

第１図に例示するように、上記の目的を達成するための
本発明の集積回路素子実装用基材７は、多数の接続端子
を有し且つ内部に自己診断用の試験回路が設けられた集
積回路素子を実装するための絶縁性の基体７０と、 この基体７０上に上記集積回路素子の接続端子と接続す
るために所定の形状に形成され、且つ、上記集積回路素
子の上記接続端子と接続されない側に第１の大きさの端
子部７１ｄを有する第１の導線７１と、 この第１の導線７１の上記第１の大きさの端子部７１ｄ
よりも大きな第２の大きさの端子部７１Ｃを一端側に有
し、且つ、他端側において上記集積回路素子の上記試験
回路に接続された接続端子と接続されるべく上記基体７
０上に所定の形状に形成された第２の導線７１′とを備
えている。

絶縁性の基体７０は、ポリイミド樹脂、ガラスエポキシ
樹脂、ＢＴレジン、ポリエステル樹脂等から例えばフィ
ルム状に構成することができる。

第１の導線７１及び第２の導線７１’は、例えば、基体
７０である絶縁材フィルム上に形成された導電性り−・
ドであり、その絶縁材フィルム上に接着した銅箔を所定
パターンにフォトエツチングすることにより形成するこ
とができる。また、無電解めっき等のめっき法や電着法
により形成してもよい。導電性リード７１の材料も銅銀
外であってよく、例えばコバールを用いてもよい。

〔作用〕

本発明の実装用基材７には、従来と同様の手順によって
集積回路素子をインナーリードボンディソゲすることが
できる。そして、実装用基材７に支持された集積回路素
子は、従来と同様にして、例えばトランスファーモール
ド法又はポツティング法により樹脂封止されてよい。

集積回路素子の内部状態の診断は、上述した何れの段階
においても、実装用基材７の第２の導線７１’に設けら
れた第２の大きさの端子部７１ｃを通じて行うことがで
きる。

また、第１の大きさの端子部７１ｄ及び第２の大きさの
端子部７１ｃを用いて第１の導線７１及び第２の導線７
１′と集積回路素子との間の接続状態を検査する電気テ
ストを行うこともできる。

そして、内部状態の診断が行われた集積回路素子は、例
えば、各導線７１．７１′のアウターリード部７１ｂの
先端部分で実装用基材７から切り離された後、プリント
基板等の取付は基板に実装される。

〔実施例〕

以下、第１図及び第２図を参照して、本発明の詳細な説
明する。

第１図は本発明の一実施例によるＩＣチップ実装用フィ
ルムキャリアの要部平面図である。同図において、集積
回路素子実装用基材であるフィルムキャリア７は、ポリ
イミド樹脂からなる絶縁材フィルム７０と、この絶縁材
フィルム７０上に接着した銅箔を、従来周知の如くにフ
ォトエツチングして所定パターンに形成した多数の導電
性リード７１．７１′とを有している。

絶縁材フィルム７０には、従来と同様のスプロケット孔
７０１、デバイス孔７０２及びアウターリード孔７０３
がパンチング等により形成されている。そして、デバイ
ス孔７０２とアウターリード孔７０３との間にサポート
リング７０４が形成されている。

各導電性リード７１．７１’は、このサポートリング７
０４の内側に設けられ、後述するＩＣチップ８の上面に
形成された多数の突起電極（バンプ）に各々ボンディン
グされるインナーリード部７１ａと、サポートリング７
０４の外側で且つアウターリード孔７０３により規定さ
れるアウターリード部７１ｂとに分別される。

本実施例においては、図示の如く、絶縁材フィルム７０
上に形成される多数の導電性リード７１．７１′のうち
の７本の導電性リード７１’が下方に比較的長く延長さ
れ、それらの先端に導電性リード７１′の線幅よりも太
く、大面積のテスト用パッド部（第２の大きさの端子部
）７１ｃが一体的ば設けられている。そして、これらの
７本の導電性リード７１′以外の導電性リード７１は、
それらと同じ線幅の先端部（第１の大きさの端子部）７
１ｄがアウターリード孔７０３の外周部に掛かった状態
で終焉されている。

導電性リード７１′に設けられたテスト用パッド部７１
ｃは、フィルムキャリア７の一方の縁に沿ってほぼ等間
隔に配置されている。

第２図は、このフィルムキャリア７に取り付けられたＬ
ＳＩチップからなるＩＣチップ８（集積回路素子）を示
すもので、ＩＣチップ８の内部には制御用論理回路８１
が設けられている。この制御用論理回路８１は、テスト
用パッド部７１ｃが設けられた７本の導電性リード７１
’のインナーリード部７１ａに、図示しない突起電極（
バンプ）を介して接続されるとともに、チップ内におい
ては、内部論理回路のチエツクポイントとなる全てのラ
ッチ回路８２にループ状に接続されている。

テストを行う場合は、テスト用パッド部７１ｃに自動テ
ストパターン発生器を含むテスト装置を接続し、所定の
テストパターン信号を制御用論理回路８１に送り込む。

制御用論理回路８１は、テストパターンに応じて、ルー
プ状に接続されたラッチ回路８２を順次にスキャンする
。これにより、内部論理回路の状態に応じたデータを各
ラッチ回路８２から得ることができ、このデータを外部
に取り出して分析することにより、ＩＣチップ８の内部
状態の診断を行うことができる。

本実施例においては、ＩＣチップ８の内部に設けられた
制御用論理回路８１に接続された突起電極（バンプ）に
接続される７本の導電性リード７１′にのみテスト用パ
ッド部７１ｃを設けているので、これらのテスト用パッ
ド部７１ｃの配置スペースを比較的自由に選定すること
ができ、また、各テスト用パッド部７１ｃの大きさもか
なり大きく設定することができる。

例えば、図示の例では、７個のテスト用パッド部７１　
ｃをフィルムキャリア７の一方の縁に沿ってほぼ等間隔
に１列に配置している。このように構成すると、必要な
テスト用パッド部７１　ｃをクリップ状の接続端子で挟
み込む等により、テスト装置との接続を簡単に行うこと
ができる。

なお、上記実施例においては、ＩＣチップ８の一隅に設
けられた制御用論理回路８１に接続される７本の導電性
リード７１’にのみテスト用パッド部７１ｃを設けたが
、この特定の導電性リードの引き出し位置及び本数は上
記実施例のものに限られることはなく、実装されるＩＣ
チップの内部試験回路に応じて適宜変更が可能である。

また、実装するＩＣチップの内部試験回路も、上記実施
例で示したもの以外のものであってもよい。

また、フィルムキャリア７は、サポートリング７０４が
設けられていないものであってもよい。

〔発明の効果〕

以上説明したように、本発明によれば、絶縁性の基体上
に形成される導線のうち、実装する集積回路素子の内部
に設けられた自己診断用の試験回路に接続される特定の
導線に対し他の導線の端子部よりも大きな面積の端子部
を設けるようにしている。

従って、全ての導線に大きな端子部を設けるようにした
場合に比べてテスト用端子部の形成位置の自由度が大き
くなり、且つ、各テスト用端子部の面積もかなり大きく
することができる。

この結果、集積回路素子の内部状態の診断テストを、よ
り簡単且つ正確に実行することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるｒｃチップ実装用フィ
ルムキャリアの要部平面図、第２図は上記実施例のフィ
ルムキャリアにより実装されるＩＣチップの内部テスト
構造を示す模式図、第３図は従来のＩＣチップ実装用フ
ィルムキャリアの平面図である。 なお、図面に用いた符号において、 ■、７　・・・・・・・・・・・・　フィルムキャリア
（基材）８　　・・・・・・・・・・・・　ＩＣチップ
１０．７０　・・・・・・・・・　絶縁材フィルム（基
体）１１．７１．７１′ ■ ｌｃ。 １ ２ である。 Ｉｃ、７ ■ 導電性リード（導線） 端子部 制御用論理回路 ラッチ回路

Claims (1)

1. 【特許請求の範囲】 多数の接続端子を有し且つ内部に自己診断用の試験回路
   が設けられた集積回路素子を実装するための絶縁性の基
   体と、 この基体上に上記集積回路素子の接続端子と接続するた
   めに所定の形状に形成され、且つ、上記集積回路素子の
   上記接続端子と接続されない側に第１の大きさの端子部
   を有する第１の導線と、この第１の導線の上記第１の大
   きさの端子部よりも大きな第２の大きさの端子部を一端
   側に有し、且つ、他端側において上記集積回路素子の上
   記試験回路に接続された接続端子と接続されるべく上記
   基体上に所定の形状に形成された第２の導線とを備えた
   集積回路素子実装用基材。