JPH0362969A - 高耐圧横型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高耐圧横型電界効果トランジスタに利用され、
特に、Ｄ　Ｓ　Ａ　（Ｄｉｆｆｕｓｉｏｎ　５ｅｌｆｅ
−Ａｌ　ｉｇｎｍｅｎｔ）構造を有す高耐圧横型電界効
果トランジスタに関する。

〔概要〕

本発明は、一導電型の半導体基板上に反対導電型の半導
体層を形成し、この半導体層上面にＤＳＡ構造を有する
電界効果トランジスタを形成した高耐圧横型電界効果ト
ランジスタにおいて、ソース−ドレイン間に電圧を印加
したときに、ソース側の空乏層と基板側の空乏層とが接
触するように、前記半導体層の厚さおよび不純物濃度を
設定することにより、 ソース側空乏層の曲率半径を大とし、耐圧特性を向上さ
せたものである。

〔従来の技術〕

従来、ＤＳＡ構造を有する横型電界効果トランジスタの
構造は、第３図に示すように、半導体基板上に基板と異
なる導電型の層をソース側と基板側の空乏層が接触しな
いように、厚くかつ濃度を高くして形成した後、ＤＳＡ
構造を有する横型電界効果トランジスタを形成していた
。

第３図はＮチャネル型の場合を示し、１はＰ型半導体基
板、２はＮ−型拡散層、３はＰ型ベース層、４および６
はＮ゛型型数散層５はＰ°型型数散層７はゲートポリシ
リコン層、８はシリコン酸化膜、９は外部ゲート電極、
１０はソース電極ならびに１１はドレイン電極である。

そして、同図に示すように、外部ゲート電極９、ソース
電極１０およびＰ型半導体基板１を接地電位としドレイ
ン電極１１に十電圧を印加すると、Ｐ型半導体基板１と
Ｎ−型拡散層２との間に空乏層１３ａが形成され、Ｎ−
型拡散層２とＰ型ベース層３との間に空乏層１３ｂが形
成される。このとき空乏層１３ａと１３ｂとは接触しな
いようになっている。

〔発明が解決しようとする問題点〕 前述した従来のＤＳＡ構造を有する高耐圧横型電界効果
トランジスタでは、ソース側からドレイン側に伸びる空
乏層の曲率半径が小さく、耐圧が低くなるという欠点が
ある。

この対策として、ベース層を深くすることにより、ソー
ス側からドレイン側に伸びる空乏層の曲率半径を大きく
し、耐圧を高くすることが考えられるが、ベース層を深
くすることによりチャネル長が長くなり、オン抵抗が高
くなる欠点がある。

本発明の目的は、前記の欠点を除去することにより、チ
ャネル長を長くすることなくソース側空乏層の曲率半径
を大にし、耐圧を高くできる高耐圧横型電界効果トラン
ジスタを提供することにある。

〔問題点を解決するための手段〕

本発明は、一導電型の半導体基板と、この半導体基板上
に形成された反対導電型の第一の半導体層と、この第一
の半導体層上面の所定の位置に形成されその中に反対導
電型のソース領域を含む一導電型のベース層と、前記ソ
ース領域とゲート電極を挟んで前記第一の半導体層上面
に形成された反対導電型のドレイン領域とを備えた高耐
圧横型電界効果トランジスタにおいて、前記第一の半導
体層の不純物濃度およびその厚さは、ソース−ドレイン
間に電圧を印加したときに、前記半導体基板と前記第一
の半導体層との間に形成される空乏層と前記ベース層と
前記第一の半導体層との間に形成される空乏層とが接触
するように設定されたことを特徴とする。

〔作用〕

一導電型の半導体基板上に形成された反対導電型の第一
の半導体層は層を浅くかつ不純物濃度を薄くすることに
より、ソース側と基板側の空乏層が接触するようになっ
ている。このため、ソースからドレイン側に伸びる空乏
層は基板側に広げられた形となり、その曲率半径が大き
くなる。

従って、チャネル長を長くしオン抵抗を大とすることな
く、耐圧を高くすることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例の構造を示す模式的縦断面
図で、バイアス結線も示しである。

本第−実施例は、Ｐ型の半導体基板ｌと、この半導体基
板１上に形成された反対導電型の第一の半導体層として
のＮ−型拡散層２と、このＮ″′型拡型層散層２上 対導電型のソース領域となるＮ＋型型数散層４よび長阻
止領域となるＰ＋型拡散層５を含むＰ型のベース層３と
、Ｎ＋型型数散層４内部ゲート電極となるゲートポリシ
リコン層７とを挟んでＮ−型拡散層２上面に形成された
反対導電型のドレイン領域となるＮ゛型抵拡散層６を備
えた高耐圧横型電界効果トランジスタにおいて、 本発明の特徴とするところの、Ｎ−型拡散層２の不純物
濃度およびその厚さは、ソース−ドレイン間に電圧を印
加したときに、半導体基板１とＮ−型拡散層との間に形
成される空乏層と、Ｐ型べ−ス層３とＮ−型拡散層２と
の間に形成される空乏層とが接触して共通の空乏層１３
が形成されるように設定される。

本第−実施例は次のようにして製造することができる。

まず、Ｐ型シリコン基板１上にＮ−型拡散層２をソース
側と基板側の空乏層１３が接触するよう不純物濃度と深
さをもって形成する。その後、ゲート絶縁膜を介してゲ
ートポリシリコン層７を形成し、Ｐ型ベース層３を形成
し、さらにＮ゛型型数散層４よび６とＰ゛型型数散層５
を形成する。

その後、シリコン酸化膜８を戊長し、コンタクトホール
を形成し、アルミニュームからなる外部ゲート電極９、
ソース電極ＩＯおよびドレイン電極１１を形成する。

以上のようにして製造された、本第−実施例に対して、
図のように、外部ゲート電極９、ソース電極１０および
Ｐ型半導体基板１を接地し、ドレインに十電圧を印加す
ることにより、ソース側と基板側の空乏層１３が接触し
、ソースからドレイン側に伸びる空乏層の曲率半径が大
きくなり、耐圧は高くなる。

第２図は本発明の第二実施例を示す模式的縦断面図で、
バイアス結線も示しである。本第二実施例は第１図の第
一実施例のＮ−型拡散層２のかわりにＮ−型エピタキシ
ャル層１２を成長したものであり、Ｎ型不純物の深さ方
向の濃度は、拡散層より均一であるため、さらに耐圧を
高くできるという利点がある。

〔発明の効果〕

以上説明したように、本発明は、ＤＳＡ構造を有する高
耐圧横型電界効果トランジスタにおいて、一導電型の半
導体基板上に形成する反対導電型の半導体層を浅くかつ
濃度を低くすることにより、ソース側と基板側の空乏層
を接触させ、ソースからドレイン側に伸びる空乏層の曲
率半径を大きくでき、耐圧を高くすることができる効果
がある。

４、

【図面の簡単な説明】

第１図は本発明の第一実施例を示す模式的縦断面図。 第２図は本発明の第二実施例を示す模式的縦断面図。 第３図は従来例を示す模式的縦断面図。 １・・・Ｐ型半導体基板、２・・・Ｎ−型拡散層、３・
・・Ｐ型ベース層、４．６・・・Ｎ゛型型数散層５・・
・Ｐ゛型型数散層７・・・ゲートポリシリコン層、８・
・・シリコン酸化膜、９・・・外部ゲート電極、ＩＯ・
・・ソース電極、１１・・・ドレイン電極、１２・・・
Ｎ−型エピタキシャル層、１３．１３ａ　、　１３ｂ　
・・・空乏層。

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基板と、この半導体基板上に形成
   された反対導電型の第一の半導体層と、この第一の半導
   体層上面の所定の位置に形成されその中に反対導電型の
   ソース領域を含む一導電型のベース層と、前記ソース領
   域とゲート電極を挟んで前記第一の半導体層上面に形成
   された反対導電型のドレイン領域とを備えた高耐圧横型
   電界効果トランジスタにおいて、 前記第一の半導体層の不純物濃度およびその厚さは、ソ
   ース−ドレイン間に電圧を印加したときに、前記半導体
   基板と前記第一の半導体層との間に形成される空乏層と
   前記ベース層と前記第一の半導体層との間に形成される
   空乏層とが接触するように設定された ことを特徴とする高耐圧横型電界効果トランジスタ。