JPH0363246B2 - - Google Patents
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- JPH0363246B2 JPH0363246B2 JP57003208A JP320882A JPH0363246B2 JP H0363246 B2 JPH0363246 B2 JP H0363246B2 JP 57003208 A JP57003208 A JP 57003208A JP 320882 A JP320882 A JP 320882A JP H0363246 B2 JPH0363246 B2 JP H0363246B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路に好適するカレント
ミラー回路を備えた演算増幅回路の改良に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to improvements in operational amplifier circuits equipped with current mirror circuits suitable for semiconductor integrated circuits.
従来、各種の半導体集積回路に使用されるカレ
ントミラー回路として第1図a,b,cに示す如
く構成されたものが知られている。
Conventionally, current mirror circuits constructed as shown in FIGS. 1a, b, and c are known as current mirror circuits used in various semiconductor integrated circuits.
すなわち、aは互いのベースを直結した第1お
よび第2のPNPトランジスタQ1,Q2を有し、Q1
側がダイオード接続となされた最も基本的なカレ
ントミラー回路であつて広く用いられている。 That is, a has first and second PNP transistors Q 1 and Q 2 whose bases are directly connected to each other, and Q 1
This is the most basic current mirror circuit with diode connections on both sides and is widely used.
また、bはaにおけるPNPトランジスタQ1,
Q2のダイオード電流誤差を少なくするために、
Q1のダイオード接続部に代えて第3のPNPトラ
ンジスタQ3を付加したものである。 In addition, b is the PNP transistor Q 1 in a,
To reduce the diode current error of Q2 ,
A third PNP transistor Q3 is added in place of the diode connection of Q1 .
そして、cはa,bにおいてさらにPNPトラ
ンジスタQ1,Q2のコレクタ・エミツタ電圧を等
しくしてアーリー効果による誤差を少なくするた
めに、この場合ダイオード接続側となるQ2と直
列に第3のPNPトランジスタQ3を付加したもの
である。 In order to equalize the collector-emitter voltages of the PNP transistors Q 1 and Q 2 in a and b and reduce errors due to the Early effect, c is a third transistor connected in series with Q 2 , which is the diode-connected side in this case. It has an additional PNP transistor Q3 .
つまり、これらの各カレントミラー回路を使用
する際には、性能的にはcが最も望ましいといえ
る。 In other words, when using each of these current mirror circuits, it can be said that c is the most desirable in terms of performance.
しかしながら、上述したcによるカレントミラ
ー回路にあつては、PNPトランジスタQ1のコレ
クタ・エミツタ電圧がベース・エミツタ間電圧を
VBEとするとき2VBE÷1.4V程度必要になるため、
それだけ低電圧動作が阻害されてしまうという問
題を有していた。
However, in the current mirror circuit using c described above, the collector-emitter voltage of the PNP transistor Q1 is higher than the base-emitter voltage.
When setting V BE , approximately 2V BE ÷ 1.4V is required, so
This poses a problem in that low voltage operation is hindered accordingly.
また、かかるcのカレントミラー回路を第2図
に示すような演算増幅回路に応用した場合、差動
回路用の一対のトランジスタQ4,Q5の共通エミ
ツタ回路の定電流源I0を小さく設定したとする
と、出力用トランジスタQ6のベース電流による
誤差が無視し得なくなり、差動回路がアンバラン
スとなつてオフセツト電圧が生じ易くなるという
問題を有していた。 Furthermore, when the current mirror circuit of c is applied to an operational amplifier circuit as shown in FIG. 2, the constant current source I 0 of the common emitter circuit of the pair of transistors Q 4 and Q 5 for the differential circuit is set small. In this case, the error due to the base current of the output transistor Q6 cannot be ignored, causing the differential circuit to become unbalanced and causing an offset voltage.
そこで、この発明は以上のような点に鑑みてな
されたもので、可及的な低電圧動作化に可能であ
ると共に、後段トランジスタによるベース電流誤
差およびアーリー電圧効果による影響を最小限に
し得るように改良したカレントミラー回路を用い
て出力段トランジスタのベース電流による誤差を
打ち消すことにより、差動回路部のアンバランス
をなくしてオフセツト電圧が生じないようにした
極めて良好なる演算増幅回路を提供することを目
的としている。
Therefore, the present invention was made in view of the above points, and it is possible to operate at as low a voltage as possible, and also to minimize the effects of base current error and early voltage effect caused by subsequent transistors. To provide an extremely good operational amplifier circuit that eliminates unbalance in a differential circuit section and prevents generation of offset voltage by canceling errors caused by base current of output stage transistors using a current mirror circuit improved in the above. It is an object.
すなわち、この発明による演算増幅回路は、差
動回路部の出力側に第1のトランジスタを接続
し、この第1のトランジスタのベースにダイオー
ド接続された第2のトランジスタのベースを結合
し、この第2のトランジスタのコレクタに第3の
トランジスタのエミツタを接続し、この第3のト
ランジスタのベースにエミツタが接続されるもの
で、上記第1乃至第3のトランジスタとは異なる
導電形の第4のトランジスタのベースを上記第1
のトランジスタのコレクタに接続し、この第4の
トランジスタのエミツタに電流源を接続し、上記
第3のトランジスタのコレクタに上記第4のトラ
ンジスタと同一の導電形を有して出力用となる第
5のトランジスタのベースを接続し、上記電流源
の電流値を上記出力用となる第5のトランジスタ
の動作電流と略等しくしたことを特徴としてい
る。
That is, in the operational amplifier circuit according to the present invention, the first transistor is connected to the output side of the differential circuit section, the base of the diode-connected second transistor is coupled to the base of the first transistor, and the first transistor is connected to the output side of the differential circuit section. The emitter of a third transistor is connected to the collector of the second transistor, and the emitter is connected to the base of the third transistor, and the fourth transistor is of a conductivity type different from the first to third transistors. The base of the above first
A current source is connected to the emitter of the fourth transistor, and a fifth transistor, which has the same conductivity type as the fourth transistor and is used for output, is connected to the collector of the third transistor. The bases of the transistors are connected to each other, and the current value of the current source is made approximately equal to the operating current of the fifth transistor for output.
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
An embodiment of the present invention will be described in detail below with reference to the drawings.
すなわち、第3図において、信号源S9に接続さ
れた入力端INはコンデンサC11を介してNPNト
ランジスタQ11のベースに接続されると共に、一
端が接地された抵抗R11の他端に接続されてい
る。 That is, in FIG. 3, the input terminal IN connected to the signal source S 9 is connected to the base of the NPN transistor Q 11 via the capacitor C 11 , and to the other end of the resistor R 11 whose one end is grounded. has been done.
ここで、NPNトランジスタQ11はNPNトラン
ジスタQ12と共に差動回路部DAとして差動対構
成となされるもので、そのコレクタが直接的に電
源VCCに接続され、且つトランジスタQ12との共
通エミツタが定電流源I0を介して電源(または接
地でも可)VEEに接続されている。 Here, the NPN transistor Q 11 and the NPN transistor Q 12 form a differential pair configuration as a differential circuit section DA, and its collector is directly connected to the power supply V CC and the common emitter with the transistor Q 12 is connected to the power supply V CC. is connected to the power supply (or ground may also be used) V EE through a constant current source I 0 .
また、上記NPNトランジスタQ12はそのベース
が抵抗R12を介して接地されると共に抵抗R13を
介して出力端OUTに接続され、且つそのコレク
タがPNPトランジスタQ13のコレクタに接続され
ている。 Further, the base of the NPN transistor Q12 is grounded via a resistor R12 , and connected to the output terminal OUT via a resistor R13 , and its collector is connected to the collector of the PNP transistor Q13 .
ここで、PNPトランジスタQ13は後述するトラ
ンジスタQ14,Q15,Q16および定電流源I1と共に
カレントミラー回路CMを構成するもので、その
エミツタが直接的に電源VCCに接続され、且つそ
のベースがPNPトランジスタQ14のベースに接続
されている。また、PNPトランジスタQ14はダイ
オード接続となされるもので、そのエミツタが直
接的に電源VCCに接続され、且つそのコレクタが
PNPトランジスタQ15のエミツタに接続されてい
る。そしてPNPトランジスタQ15はそのベースが
トランジスタQ16のエミツタに接続されると共に
定電流源I1を介して電源VEEに接続され、且つそ
のコレクタが出力段NPNトランジスタQ17のベー
スに接続されると共に定電流源I2を介して電源
VEEに接続されている。 Here, the PNP transistor Q 13 constitutes a current mirror circuit CM together with transistors Q 14 , Q 15 , Q 16 and a constant current source I 1 to be described later, and its emitter is directly connected to the power supply V CC and Its base is connected to the base of PNP transistor Q14 . Furthermore, the PNP transistor Q14 is diode-connected, and its emitter is directly connected to the power supply V CC and its collector is
Connected to the emitter of PNP transistor Q15 . The PNP transistor Q 15 has its base connected to the emitter of the transistor Q 16 and to the power supply V EE via the constant current source I 1 , and its collector connected to the base of the output stage NPN transistor Q 17 . Powered through constant current source I 2 along with
Connected to V EE .
この場合、上記トランジスタQ16は上記PNPト
ランジスタQ13,Q14,Q15とは異なる導電型NPN
になされているものとする。 In this case, the transistor Q 16 is of a conductivity type NPN different from the PNP transistors Q 13 , Q 14 , and Q 15 .
It is assumed that this has been done.
また、上記出力段はNPNトランジスタQ17はそ
のコレクタが出力端OUTに接続され且つそのエ
ミツタが電源VEEに接続されている。 Further, in the output stage, the NPN transistor Q17 has its collector connected to the output terminal OUT, and its emitter connected to the power supply VEE .
なお、電源VCCと出力端OUT間には定電流源I3
が接続されている。 In addition, a constant current source I3 is connected between the power supply V CC and the output terminal OUT.
is connected.
そして、上記カレントミラー回路CMを構成す
るトランジスタQ13〜Q16のうちQ13,Q14がペア
となるべきトランジスタであり、Q16は上記Q13,
Q14の両コレクタ・エミツタ電圧とが等しくなる
如くした電位シフターとしての働きを有してい
る。また、
この場合、各定電流源I0,I1,I2,I3は
I2=I0/2,I1=I3
なる関係に設定されているものとする。 Of the transistors Q 13 to Q 16 that constitute the current mirror circuit CM, Q 13 and Q 14 are transistors that should form a pair, and Q 16 is the transistor that is to be paired with the transistors Q 13 and Q 16 .
It functions as a potential shifter so that both collector and emitter voltages of Q14 are equalized. Further, in this case, it is assumed that the constant current sources I 0 , I 1 , I 2 , and I 3 are set in the relationship that I 2 =I 0 /2, and I 1 =I 3 .
而して、以上の構成においてカレントミラー回
路CMを構成するペアトランジスタQ13,Q14は互
いのベースが直結されているために、各ベース・
エミツタ間電圧VBEが等しく且つ流れる電流も等
しい。また、トランジスタQ14,Q15とに流れる
電流も等しくなる。 In the above configuration, since the bases of the pair of transistors Q 13 and Q 14 constituting the current mirror circuit CM are directly connected, each base and
The emitter-to-emitter voltages V BE are equal and the flowing currents are also equal. Furthermore, the currents flowing through transistors Q 14 and Q 15 are also equal.
さらに、トランジスタQ16の存在によつてトラ
ンジスタQ13のコレクタ・エミツタ電圧VCE(Q13)は
VCE(Q13)=VBE(Q14)+VBE(Q15)−VBE(Q16)÷VBE(Q14)÷
0.7〔V〕
となり、トランジスタQ14のコレクタ・エミツタ
電圧と等しくなる。 Furthermore, due to the presence of transistor Q 16 , the collector-emitter voltage V CE(Q13) of transistor Q 13 becomes V CE(Q13) = V BE(Q14) +V BE(Q15) −V BE(Q16) ÷V BE( Q14) ÷
0.7 [V], which is equal to the collector-emitter voltage of transistor Q14 .
つまり、トランジスタQ13,Q14とが互いに等
しいコレクタ・エミツタ電圧で動作するものであ
るから、アーリー(電圧)効果による誤差を最小
限に抑えることができるようになる。 In other words, since transistors Q 13 and Q 14 operate with the same collector-emitter voltage, errors caused by the Early (voltage) effect can be minimized.
また、トランジスタQ13のコレクタ・エミツタ
電圧VCE(Q13)が0.7Vであるから、カレントミラー
回路CMの可及的な低電圧動作化が可能である。 Furthermore, since the collector-emitter voltage V CE (Q13) of the transistor Q13 is 0.7V, it is possible to operate the current mirror circuit CM at as low a voltage as possible.
ところで、この種の演算増幅回路にあつては大
量の負帰還(第3図の場合抵抗R12,R13の比に
よつて決定される)をかけたときの発振を防止す
るために、入力バイアス電流を小さくしているの
で初段部の動作電流がかなり小さな値に設定する
ことが多い。 By the way , in this type of operational amplifier circuit, the input voltage is Since the bias current is small, the operating current in the first stage is often set to a fairly small value.
一方、定電流源I3の値は負荷を十分に駆動し得
るように比較的大きな値に設定されるのが通常で
ある。 On the other hand, the value of constant current source I3 is usually set to a relatively large value so as to be able to sufficiently drive the load.
そして、このような設定状態においては、出力
段トランジスタQ17のベース電流による誤差を無
視し得ず、差動回路部がアンバランスとなつてし
ばしばオフセツト電圧を生じることがある。 In such a setting state, the error due to the base current of the output stage transistor Q17 cannot be ignored, and the differential circuit section becomes unbalanced, often resulting in an offset voltage.
しかるに、上述した如きカレントミラー回路
CMを備えるものにあつては、定電流源I1,I3と
の各値を等しく設定することで、トランジスタ
Q16,Q17の各ベース電流IB(Q16)IB(Q17)が等しくなつ
て該カレントミラー回路CMの入力側と出力側で
互いに打消し合う状態となるために、Q17のベー
ス電流IB(Q17)による誤差を生じないようにするこ
とが可能となる。 However, the current mirror circuit as described above
For those equipped with CM, by setting the constant current sources I 1 and I 3 to the same value, the transistor
Since the base currents I B (Q16) and I B (Q17) of Q 16 and Q 17 are equal and cancel each other out on the input side and output side of the current mirror circuit CM, the base current of Q 17 It becomes possible to prevent errors caused by I B (Q17) .
つまり、この場合における演算増幅回路の動作
状態をみてみると、トランジスタQ15の動作電流
I(Q15)が
I(Q15)=I2+IB(Q17)=I(Q14)=I(Q13)
であると共に、トランジスタQ12の動作電流I(Q12)
が
I(Q12)(=I0/2)=I(Q13)−IB(Q16)
であり、且つ上述したようにIB(Q16)=IB(Q17)
であるから
I(Q12)=I2
となつている。ここで、I2は前述した如く
I2=I0/2に設定されているから、定電流源I0の
電流はトランジスタQ11,Q12に各1/2ずつ流れる
ことになり、該差動回路部DAはバランスがとれ
た状態で動作することになり、オフセツト電圧が
生じないようになる。 In other words, looking at the operating state of the operational amplifier circuit in this case, the operating current of transistor Q15 is
I (Q15) = I 2 + I B(Q17) = I (Q14) = I (Q13) , and the operating current of transistor Q 12 I (Q12)
I (Q12) (=I 0 /2) = I (Q13) −I B(Q16) , and as mentioned above I B(Q16) = I B(Q17) , so I (Q12) = I 2 . Here, since I 2 is set to I 2 = I 0 /2 as described above, the current of the constant current source I 0 flows to 1/2 each of the transistors Q 11 and Q 12 , and the difference is The dynamic circuit section DA will operate in a balanced state, and no offset voltage will occur.
つまり、本発明の演算増幅回路は、第3図の回
路構成においてトランジスタQ17のベース電流に
よる誤差をトランジスタQ16のベース電流で打ち
消すことが可能である。 In other words, in the operational amplifier circuit of the present invention, the error caused by the base current of the transistor Q17 can be canceled out by the base current of the transistor Q16 in the circuit configuration shown in FIG.
これを表現を変えて説明すると、第3図におい
てI3,I1を略等しくしておくと、トランジスタ
Q17のIBとトランジスタQ16のIBも等しくなる。 To explain this in a different way, if I 3 and I 1 are made approximately equal in Figure 3, the transistor
I B of Q 17 and I B of transistor Q 16 are also equal.
IC(Q15)=I2+IB(Q17)で …(1)
IC(Q13)=IC(Q15)である。 …(2)
IC(Q13)=IC(Q12)+IB(Q16)である。 …(3)
ここでIB(Q17)=IB(Q16)であり、(1)〜(3)式によりI2
=IC(Q12)となり、I0=2×I2としてあるため、
IC(Q12)=IC(Q11)となり、差動回路部DAがバランス
し、オフセツト電圧が最小となる。 I C(Q15) = I 2 + I B(Q17) ...(1) I C(Q13) = I C(Q15) . …(2) I C(Q13) = I C(Q12) + I B(Q16) . …(3) Here, I B(Q17) = I B(Q16) , and according to equations (1) to (3), I 2
= I C(Q12) , and since I 0 = 2×I 2 ,
I C (Q12) = I C (Q11) , the differential circuit section DA is balanced, and the offset voltage is minimized.
このように本発明の演算増幅回路では使用する
PNPトランジスタの電流増幅率(β)のバラツ
キばかりでなくNPNトランジスタのβのバラツ
キまでも補償することができる。 In this way, the operational amplifier circuit of the present invention uses
It is possible to compensate for not only the variation in current amplification factor (β) of PNP transistors but also the variation in β of NPN transistors.
なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適要が可能であること
は言う迄もない。 It goes without saying that the present invention is not limited to the embodiments described above and illustrated, and that various modifications and adaptations can be made without departing from the gist of the invention.
例えば、上述におけるカレントミラー回路CM
の発振を防止するために、第3図中に破線で示し
たようにトランジスタQ15のコレクタとトランジ
スタQ16のベース間にコンデンサC12を挿入するよ
うにしてもよい。 For example, the current mirror circuit CM in the above
In order to prevent oscillation, a capacitor C12 may be inserted between the collector of the transistor Q15 and the base of the transistor Q16 , as shown by the broken line in FIG.
さらに、トランジスタQ13,Q14の電流増幅率
βによる誤差を補正する目的で、これらの各ベー
スの一方または双方に直列抵抗(図示せず)を挿
入するようにしてもよい。 Further, in order to correct errors caused by the current amplification factors β of the transistors Q 13 and Q 14 , a series resistor (not shown) may be inserted in one or both of these bases.
第4図は第3図の各トランジスタの極性を
PNPNPNの如く相互転換した他の実施例を示
している。この場合、PNPトランジスタQ16のエ
ミツタ回路に抵抗R14を挿入することによつて直
流電位をさらにシフトさせ、トランジスタQ13′の
コレクタ・エミツタ電圧をさらに小さな状態で動
作させるようにしている。 Figure 4 shows the polarity of each transistor in Figure 3.
Another example of mutual conversion such as PNPNPN is shown. In this case, by inserting a resistor R 14 into the emitter circuit of the PNP transistor Q 16 , the DC potential is further shifted, and the collector-emitter voltage of the transistor Q 13 ' is operated in an even smaller state.
第5図はまた第3図のトランジスタQ13,Q14
の各エミツタ面積を異ならせるようにした他の実
施例を示している。この場合、トランジスタ
Q13,Q14のエミツタ面積比を1:nとするとき
I2n・I0/2,I1=I3/n
の如く設定することにより、出力段トランジスタ
Q17のベース電流の影響を第3図の場合と同様に
打消すことができるようになる。 FIG. 5 also shows the transistors Q 13 and Q 14 of FIG. 3.
This figure shows another embodiment in which the areas of the emitters are made different. In this case, the transistor
When the emitter area ratio of Q 13 and Q 14 is 1:n, by setting I 2 n・I 0 /2, I 1 = I 3 /n, the output stage transistor
The influence of the base current of Q 17 can now be canceled out in the same way as in the case of Figure 3.
従つて、以上詳述したようにこの発明によれ
ば、可及的な低電圧動作化が可能であると共に、
後段トランジスタによるベース電流誤差およびア
ーリー電圧効果による影響を最小限にし得るカレ
ントミラー回路を用いて出力段トランジスタのベ
ース電流による誤差を打ち消すことにより、差動
回路部のアンバランスをなくしてオフセツト電圧
が生じないようにした極めて良好なる演算増幅回
路を提供することが可能となる。
Therefore, as detailed above, according to the present invention, it is possible to operate at as low a voltage as possible, and
By using a current mirror circuit that can minimize the effects of base current errors and early voltage effects caused by subsequent transistors, the error caused by the base current of the output stage transistor is canceled out, thereby eliminating the unbalance in the differential circuit and generating an offset voltage. It becomes possible to provide an extremely good operational amplifier circuit that does not require any interference.
第1図a〜cは従来のカレントミラー回路を示
す構成図、第2図は第1図cのカレントミラー回
路が適用された演算増幅回路を示す構成図、第3
図はこの発明に係る演算増幅回路の一実施例を示
す構成図、第4図、第5図は同じく他の実施例を
示す構成図である。
S9……信号源、IN……入力端、R11〜R13……
抵抗、C11,C12……コンデンサ、Q11〜Q17……ト
ランジスタ、OUT……出力端、CM……カレン
トミラー回路、I0〜I3……定電流源、DA……差
動回路部。
FIGS. 1a to 1c are block diagrams showing conventional current mirror circuits, FIG. 2 is a block diagram showing an operational amplifier circuit to which the current mirror circuit of FIG. 1c is applied, and FIG.
The figure is a block diagram showing one embodiment of the operational amplifier circuit according to the present invention, and FIGS. 4 and 5 are block diagrams showing other embodiments. S9 ...Signal source, IN...Input terminal, R11 to R13 ...
Resistor, C 11 , C 12 ... Capacitor, Q 11 - Q 17 ... Transistor, OUT ... Output terminal, CM ... Current mirror circuit, I 0 - I 3 ... Constant current source, DA ... Differential circuit Department.
Claims (1)
続された第1のトランジスタと、この第1のトラ
ンジスタのベースにベースが結合されると共にダ
イオード接続された第2のトランジスタと、この
第2のトランジスタのコレクタにエミツタが接続
される第3のトランジスタと、この第3のトラン
ジスタのベースにエミツタが接続されると共にベ
ースが上記第1のトランジスタのコレクタに接続
されるもので、上記第1乃至第3の各トランジス
タとは異なる導電形となされた第4のトランジス
タと、この第4のトランジスタのエミツタに接続
された電流源と、上記第3のトランジスタのコレ
クタにベースが接続されるもので、上記第4のト
ランジスタと同一の導電形を有して出力用となる
第5のトランジスタとを具備し、上記電流源の電
流値を上記出力用となる第5のトランジスタの動
作電流と略等しくしたことを特徴とする演算増幅
回路。1 a differential circuit section, a first transistor connected to the output side of the differential circuit section, a second transistor whose base is coupled to the base of the first transistor and is diode-connected; a third transistor whose emitter is connected to the collector of the second transistor; and a third transistor whose emitter is connected to the base of the third transistor and whose base is connected to the collector of the first transistor; A fourth transistor having a conductivity type different from that of the first to third transistors, a current source connected to the emitter of the fourth transistor, and a base connected to the collector of the third transistor. and a fifth transistor for output having the same conductivity type as the fourth transistor, and the current value of the current source is approximately equal to the operating current of the fifth transistor for output. An operational amplifier circuit characterized by equalization.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003208A JPS58120307A (en) | 1982-01-12 | 1982-01-12 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003208A JPS58120307A (en) | 1982-01-12 | 1982-01-12 | Current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58120307A JPS58120307A (en) | 1983-07-18 |
| JPH0363246B2 true JPH0363246B2 (en) | 1991-09-30 |
Family
ID=11551016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003208A Granted JPS58120307A (en) | 1982-01-12 | 1982-01-12 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120307A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854710A (en) * | 1981-09-28 | 1983-03-31 | Nec Corp | Current mirror circuit |
-
1982
- 1982-01-12 JP JP57003208A patent/JPS58120307A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58120307A (en) | 1983-07-18 |
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