JPH0363246B2 - - Google Patents
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- JPH0363246B2 JPH0363246B2 JP57003208A JP320882A JPH0363246B2 JP H0363246 B2 JPH0363246 B2 JP H0363246B2 JP 57003208 A JP57003208 A JP 57003208A JP 320882 A JP320882 A JP 320882A JP H0363246 B2 JPH0363246 B2 JP H0363246B2
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- Japan
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- transistor
- base
- emitter
- collector
- current
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路に好適するカレント
ミラー回路を備えた演算増幅回路の改良に関す
る。
ミラー回路を備えた演算増幅回路の改良に関す
る。
従来、各種の半導体集積回路に使用されるカレ
ントミラー回路として第１図ａ，ｂ，ｃに示す如
く構成されたものが知られている。
ントミラー回路として第１図ａ，ｂ，ｃに示す如
く構成されたものが知られている。
すなわち、ａは互いのベースを直結した第１お
よび第２のPNPトランジスタQ1，Q2を有し、Q1
側がダイオード接続となされた最も基本的なカレ
ントミラー回路であつて広く用いられている。
よび第２のPNPトランジスタQ1，Q2を有し、Q1
側がダイオード接続となされた最も基本的なカレ
ントミラー回路であつて広く用いられている。
また、ｂはａにおけるPNPトランジスタQ1，
Q2のダイオード電流誤差を少なくするために、
Q1のダイオード接続部に代えて第３のPNPトラ
ンジスタQ3を付加したものである。
Q2のダイオード電流誤差を少なくするために、
Q1のダイオード接続部に代えて第３のPNPトラ
ンジスタQ3を付加したものである。
そして、ｃはａ，ｂにおいてさらにPNPトラ
ンジスタQ1，Q2のコレクタ・エミツタ電圧を等
しくしてアーリー効果による誤差を少なくするた
めに、この場合ダイオード接続側となるQ2と直
列に第３のPNPトランジスタQ3を付加したもの
である。
ンジスタQ1，Q2のコレクタ・エミツタ電圧を等
しくしてアーリー効果による誤差を少なくするた
めに、この場合ダイオード接続側となるQ2と直
列に第３のPNPトランジスタQ3を付加したもの
である。
つまり、これらの各カレントミラー回路を使用
する際には、性能的にはｃが最も望ましいといえ
る。
する際には、性能的にはｃが最も望ましいといえ
る。
しかしながら、上述したｃによるカレントミラ
ー回路にあつては、PNPトランジスタQ1のコレ
クタ・エミツタ電圧がベース・エミツタ間電圧を
VBEとするとき2VBE÷1.4V程度必要になるため、
それだけ低電圧動作が阻害されてしまうという問
題を有していた。
ー回路にあつては、PNPトランジスタQ1のコレ
クタ・エミツタ電圧がベース・エミツタ間電圧を
VBEとするとき2VBE÷1.4V程度必要になるため、
それだけ低電圧動作が阻害されてしまうという問
題を有していた。
また、かかるｃのカレントミラー回路を第２図
に示すような演算増幅回路に応用した場合、差動
回路用の一対のトランジスタQ4，Q5の共通エミ
ツタ回路の定電流源I0を小さく設定したとする
と、出力用トランジスタQ6のベース電流による
誤差が無視し得なくなり、差動回路がアンバラン
スとなつてオフセツト電圧が生じ易くなるという
問題を有していた。
に示すような演算増幅回路に応用した場合、差動
回路用の一対のトランジスタQ4，Q5の共通エミ
ツタ回路の定電流源I0を小さく設定したとする
と、出力用トランジスタQ6のベース電流による
誤差が無視し得なくなり、差動回路がアンバラン
スとなつてオフセツト電圧が生じ易くなるという
問題を有していた。
そこで、この発明は以上のような点に鑑みてな
されたもので、可及的な低電圧動作化に可能であ
ると共に、後段トランジスタによるベース電流誤
差およびアーリー電圧効果による影響を最小限に
し得るように改良したカレントミラー回路を用い
て出力段トランジスタのベース電流による誤差を
打ち消すことにより、差動回路部のアンバランス
をなくしてオフセツト電圧が生じないようにした
極めて良好なる演算増幅回路を提供することを目
的としている。
されたもので、可及的な低電圧動作化に可能であ
ると共に、後段トランジスタによるベース電流誤
差およびアーリー電圧効果による影響を最小限に
し得るように改良したカレントミラー回路を用い
て出力段トランジスタのベース電流による誤差を
打ち消すことにより、差動回路部のアンバランス
をなくしてオフセツト電圧が生じないようにした
極めて良好なる演算増幅回路を提供することを目
的としている。
すなわち、この発明による演算増幅回路は、差
動回路部の出力側に第１のトランジスタを接続
し、この第１のトランジスタのベースにダイオー
ド接続された第２のトランジスタのベースを結合
し、この第２のトランジスタのコレクタに第３の
トランジスタのエミツタを接続し、この第３のト
ランジスタのベースにエミツタが接続されるもの
で、上記第１乃至第３のトランジスタとは異なる
導電形の第４のトランジスタのベースを上記第１
のトランジスタのコレクタに接続し、この第４の
トランジスタのエミツタに電流源を接続し、上記
第３のトランジスタのコレクタに上記第４のトラ
ンジスタと同一の導電形を有して出力用となる第
５のトランジスタのベースを接続し、上記電流源
の電流値を上記出力用となる第５のトランジスタ
の動作電流と略等しくしたことを特徴としてい
る。
動回路部の出力側に第１のトランジスタを接続
し、この第１のトランジスタのベースにダイオー
ド接続された第２のトランジスタのベースを結合
し、この第２のトランジスタのコレクタに第３の
トランジスタのエミツタを接続し、この第３のト
ランジスタのベースにエミツタが接続されるもの
で、上記第１乃至第３のトランジスタとは異なる
導電形の第４のトランジスタのベースを上記第１
のトランジスタのコレクタに接続し、この第４の
トランジスタのエミツタに電流源を接続し、上記
第３のトランジスタのコレクタに上記第４のトラ
ンジスタと同一の導電形を有して出力用となる第
５のトランジスタのベースを接続し、上記電流源
の電流値を上記出力用となる第５のトランジスタ
の動作電流と略等しくしたことを特徴としてい
る。
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
詳細に説明する。
すなわち、第３図において、信号源S9に接続さ
れた入力端INはコンデンサC11を介してNPNト
ランジスタQ11のベースに接続されると共に、一
端が接地された抵抗R11の他端に接続されてい
る。
れた入力端INはコンデンサC11を介してNPNト
ランジスタQ11のベースに接続されると共に、一
端が接地された抵抗R11の他端に接続されてい
る。
ここで、NPNトランジスタQ11はNPNトラン
ジスタQ12と共に差動回路部DAとして差動対構
成となされるもので、そのコレクタが直接的に電
源VCCに接続され、且つトランジスタQ12との共
通エミツタが定電流源I0を介して電源（または接
地でも可）VEEに接続されている。
ジスタQ12と共に差動回路部DAとして差動対構
成となされるもので、そのコレクタが直接的に電
源VCCに接続され、且つトランジスタQ12との共
通エミツタが定電流源I0を介して電源（または接
地でも可）VEEに接続されている。
また、上記NPNトランジスタQ12はそのベース
が抵抗R12を介して接地されると共に抵抗R13を
介して出力端OUTに接続され、且つそのコレク
タがPNPトランジスタQ13のコレクタに接続され
ている。
が抵抗R12を介して接地されると共に抵抗R13を
介して出力端OUTに接続され、且つそのコレク
タがPNPトランジスタQ13のコレクタに接続され
ている。
ここで、PNPトランジスタQ13は後述するトラ
ンジスタQ14，Q15，Q16および定電流源I1と共に
カレントミラー回路CMを構成するもので、その
エミツタが直接的に電源VCCに接続され、且つそ
のベースがPNPトランジスタQ14のベースに接続
されている。また、PNPトランジスタQ14はダイ
オード接続となされるもので、そのエミツタが直
接的に電源VCCに接続され、且つそのコレクタが
PNPトランジスタQ15のエミツタに接続されてい
る。そしてPNPトランジスタQ15はそのベースが
トランジスタQ16のエミツタに接続されると共に
定電流源I1を介して電源VEEに接続され、且つそ
のコレクタが出力段NPNトランジスタQ17のベー
スに接続されると共に定電流源I2を介して電源
VEEに接続されている。
ンジスタQ14，Q15，Q16および定電流源I1と共に
カレントミラー回路CMを構成するもので、その
エミツタが直接的に電源VCCに接続され、且つそ
のベースがPNPトランジスタQ14のベースに接続
されている。また、PNPトランジスタQ14はダイ
オード接続となされるもので、そのエミツタが直
接的に電源VCCに接続され、且つそのコレクタが
PNPトランジスタQ15のエミツタに接続されてい
る。そしてPNPトランジスタQ15はそのベースが
トランジスタQ16のエミツタに接続されると共に
定電流源I1を介して電源VEEに接続され、且つそ
のコレクタが出力段NPNトランジスタQ17のベー
スに接続されると共に定電流源I2を介して電源
VEEに接続されている。
この場合、上記トランジスタQ16は上記PNPト
ランジスタQ13，Q14，Q15とは異なる導電型NPN
になされているものとする。
ランジスタQ13，Q14，Q15とは異なる導電型NPN
になされているものとする。
また、上記出力段はNPNトランジスタQ17はそ
のコレクタが出力端OUTに接続され且つそのエ
ミツタが電源VEEに接続されている。
のコレクタが出力端OUTに接続され且つそのエ
ミツタが電源VEEに接続されている。
なお、電源VCCと出力端OUT間には定電流源I3
が接続されている。
が接続されている。
そして、上記カレントミラー回路CMを構成す
るトランジスタQ13〜Q16のうちQ13，Q14がペア
となるべきトランジスタであり、Q16は上記Q13，
Q14の両コレクタ・エミツタ電圧とが等しくなる
如くした電位シフターとしての働きを有してい
る。また、 この場合、各定電流源I0，I1，I2，I3は I2＝I0／２，I1＝I3 なる関係に設定されているものとする。
るトランジスタQ13〜Q16のうちQ13，Q14がペア
となるべきトランジスタであり、Q16は上記Q13，
Q14の両コレクタ・エミツタ電圧とが等しくなる
如くした電位シフターとしての働きを有してい
る。また、 この場合、各定電流源I0，I1，I2，I3は I2＝I0／２，I1＝I3 なる関係に設定されているものとする。
而して、以上の構成においてカレントミラー回
路CMを構成するペアトランジスタQ13，Q14は互
いのベースが直結されているために、各ベース・
エミツタ間電圧VBEが等しく且つ流れる電流も等
しい。また、トランジスタQ14，Q15とに流れる
電流も等しくなる。
路CMを構成するペアトランジスタQ13，Q14は互
いのベースが直結されているために、各ベース・
エミツタ間電圧VBEが等しく且つ流れる電流も等
しい。また、トランジスタQ14，Q15とに流れる
電流も等しくなる。
さらに、トランジスタQ16の存在によつてトラ
ンジスタQ13のコレクタ・エミツタ電圧VCE(Q13)は VCE(Q13)＝VBE(Q14)＋VBE(Q15)−VBE(Q16)÷VBE(Q14)÷
0.7〔Ｖ〕 となり、トランジスタQ14のコレクタ・エミツタ
電圧と等しくなる。
ンジスタQ13のコレクタ・エミツタ電圧VCE(Q13)は VCE(Q13)＝VBE(Q14)＋VBE(Q15)−VBE(Q16)÷VBE(Q14)÷
0.7〔Ｖ〕 となり、トランジスタQ14のコレクタ・エミツタ
電圧と等しくなる。
つまり、トランジスタQ13，Q14とが互いに等
しいコレクタ・エミツタ電圧で動作するものであ
るから、アーリー（電圧）効果による誤差を最小
限に抑えることができるようになる。
しいコレクタ・エミツタ電圧で動作するものであ
るから、アーリー（電圧）効果による誤差を最小
限に抑えることができるようになる。
また、トランジスタQ13のコレクタ・エミツタ
電圧VCE(Q13)が0.7Vであるから、カレントミラー
回路CMの可及的な低電圧動作化が可能である。
電圧VCE(Q13)が0.7Vであるから、カレントミラー
回路CMの可及的な低電圧動作化が可能である。
ところで、この種の演算増幅回路にあつては大
量の負帰還（第３図の場合抵抗R12，R13の比に
よつて決定される）をかけたときの発振を防止す
るために、入力バイアス電流を小さくしているの
で初段部の動作電流がかなり小さな値に設定する
ことが多い。
量の負帰還（第３図の場合抵抗R12，R13の比に
よつて決定される）をかけたときの発振を防止す
るために、入力バイアス電流を小さくしているの
で初段部の動作電流がかなり小さな値に設定する
ことが多い。
一方、定電流源I3の値は負荷を十分に駆動し得
るように比較的大きな値に設定されるのが通常で
ある。
るように比較的大きな値に設定されるのが通常で
ある。
そして、このような設定状態においては、出力
段トランジスタQ17のベース電流による誤差を無
視し得ず、差動回路部がアンバランスとなつてし
ばしばオフセツト電圧を生じることがある。
段トランジスタQ17のベース電流による誤差を無
視し得ず、差動回路部がアンバランスとなつてし
ばしばオフセツト電圧を生じることがある。
しかるに、上述した如きカレントミラー回路
CMを備えるものにあつては、定電流源I1，I3と
の各値を等しく設定することで、トランジスタ
Q16，Q17の各ベース電流IB(Q16)IB(Q17)が等しくなつ
て該カレントミラー回路CMの入力側と出力側で
互いに打消し合う状態となるために、Q17のベー
ス電流IB(Q17)による誤差を生じないようにするこ
とが可能となる。
CMを備えるものにあつては、定電流源I1，I3と
の各値を等しく設定することで、トランジスタ
Q16，Q17の各ベース電流IB(Q16)IB(Q17)が等しくなつ
て該カレントミラー回路CMの入力側と出力側で
互いに打消し合う状態となるために、Q17のベー
ス電流IB(Q17)による誤差を生じないようにするこ
とが可能となる。
つまり、この場合における演算増幅回路の動作
状態をみてみると、トランジスタQ15の動作電流
I(Q15)が I(Q15)＝I2＋IB(Q17)＝I(Q14)＝I(Q13) であると共に、トランジスタQ12の動作電流I(Q12)
が I(Q12)（＝I0／２）＝I(Q13)−IB(Q16) であり、且つ上述したようにIB(Q16)＝IB(Q17) であるから I(Q12)＝I2 となつている。ここで、I2は前述した如く I2＝I0／２に設定されているから、定電流源I0の 電流はトランジスタQ11，Q12に各1/2ずつ流れる
ことになり、該差動回路部DAはバランスがとれ
た状態で動作することになり、オフセツト電圧が
生じないようになる。
状態をみてみると、トランジスタQ15の動作電流
I(Q15)が I(Q15)＝I2＋IB(Q17)＝I(Q14)＝I(Q13) であると共に、トランジスタQ12の動作電流I(Q12)
が I(Q12)（＝I0／２）＝I(Q13)−IB(Q16) であり、且つ上述したようにIB(Q16)＝IB(Q17) であるから I(Q12)＝I2 となつている。ここで、I2は前述した如く I2＝I0／２に設定されているから、定電流源I0の 電流はトランジスタQ11，Q12に各1/2ずつ流れる
ことになり、該差動回路部DAはバランスがとれ
た状態で動作することになり、オフセツト電圧が
生じないようになる。
つまり、本発明の演算増幅回路は、第３図の回
路構成においてトランジスタQ17のベース電流に
よる誤差をトランジスタQ16のベース電流で打ち
消すことが可能である。
路構成においてトランジスタQ17のベース電流に
よる誤差をトランジスタQ16のベース電流で打ち
消すことが可能である。
これを表現を変えて説明すると、第３図におい
てI3，I1を略等しくしておくと、トランジスタ
Q17のIBとトランジスタQ16のIBも等しくなる。
てI3，I1を略等しくしておくと、トランジスタ
Q17のIBとトランジスタQ16のIBも等しくなる。
IC(Q15)＝I2＋IB(Q17)で …(1)
IC(Q13)＝IC(Q15)である。 …(2)
IC(Q13)＝IC(Q12)＋IB(Q16)である。 …(3)
ここでIB(Q17)＝IB(Q16)であり、(1)〜(3)式によりI2
＝IC(Q12)となり、I0＝２×I2としてあるため、
IC(Q12)＝IC(Q11)となり、差動回路部DAがバランス
し、オフセツト電圧が最小となる。
＝IC(Q12)となり、I0＝２×I2としてあるため、
IC(Q12)＝IC(Q11)となり、差動回路部DAがバランス
し、オフセツト電圧が最小となる。
このように本発明の演算増幅回路では使用する
PNPトランジスタの電流増幅率（β）のバラツ
キばかりでなくNPNトランジスタのβのバラツ
キまでも補償することができる。
PNPトランジスタの電流増幅率（β）のバラツ
キばかりでなくNPNトランジスタのβのバラツ
キまでも補償することができる。
なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適要が可能であること
は言う迄もない。
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適要が可能であること
は言う迄もない。
例えば、上述におけるカレントミラー回路CM
の発振を防止するために、第３図中に破線で示し
たようにトランジスタQ15のコレクタとトランジ
スタQ16のベース間にコンデンサC12を挿入するよ
うにしてもよい。
の発振を防止するために、第３図中に破線で示し
たようにトランジスタQ15のコレクタとトランジ
スタQ16のベース間にコンデンサC12を挿入するよ
うにしてもよい。
さらに、トランジスタQ13，Q14の電流増幅率
βによる誤差を補正する目的で、これらの各ベー
スの一方または双方に直列抵抗（図示せず）を挿
入するようにしてもよい。
βによる誤差を補正する目的で、これらの各ベー
スの一方または双方に直列抵抗（図示せず）を挿
入するようにしてもよい。
第４図は第３図の各トランジスタの極性を
PNPNPNの如く相互転換した他の実施例を示
している。この場合、PNPトランジスタQ16のエ
ミツタ回路に抵抗R14を挿入することによつて直
流電位をさらにシフトさせ、トランジスタQ13′の
コレクタ・エミツタ電圧をさらに小さな状態で動
作させるようにしている。
PNPNPNの如く相互転換した他の実施例を示
している。この場合、PNPトランジスタQ16のエ
ミツタ回路に抵抗R14を挿入することによつて直
流電位をさらにシフトさせ、トランジスタQ13′の
コレクタ・エミツタ電圧をさらに小さな状態で動
作させるようにしている。
第５図はまた第３図のトランジスタQ13，Q14
の各エミツタ面積を異ならせるようにした他の実
施例を示している。この場合、トランジスタ
Q13，Q14のエミツタ面積比を１：ｎとするとき I2ｎ・I0／２，I1＝I3／ｎ の如く設定することにより、出力段トランジスタ
Q17のベース電流の影響を第３図の場合と同様に
打消すことができるようになる。
の各エミツタ面積を異ならせるようにした他の実
施例を示している。この場合、トランジスタ
Q13，Q14のエミツタ面積比を１：ｎとするとき I2ｎ・I0／２，I1＝I3／ｎ の如く設定することにより、出力段トランジスタ
Q17のベース電流の影響を第３図の場合と同様に
打消すことができるようになる。
従つて、以上詳述したようにこの発明によれ
ば、可及的な低電圧動作化が可能であると共に、
後段トランジスタによるベース電流誤差およびア
ーリー電圧効果による影響を最小限にし得るカレ
ントミラー回路を用いて出力段トランジスタのベ
ース電流による誤差を打ち消すことにより、差動
回路部のアンバランスをなくしてオフセツト電圧
が生じないようにした極めて良好なる演算増幅回
路を提供することが可能となる。
ば、可及的な低電圧動作化が可能であると共に、
後段トランジスタによるベース電流誤差およびア
ーリー電圧効果による影響を最小限にし得るカレ
ントミラー回路を用いて出力段トランジスタのベ
ース電流による誤差を打ち消すことにより、差動
回路部のアンバランスをなくしてオフセツト電圧
が生じないようにした極めて良好なる演算増幅回
路を提供することが可能となる。
第１図ａ〜ｃは従来のカレントミラー回路を示
す構成図、第２図は第１図ｃのカレントミラー回
路が適用された演算増幅回路を示す構成図、第３
図はこの発明に係る演算増幅回路の一実施例を示
す構成図、第４図、第５図は同じく他の実施例を
示す構成図である。 S9……信号源、IN……入力端、R11〜R13……
抵抗、C11，C12……コンデンサ、Q11〜Q17……ト
ランジスタ、OUT……出力端、CM……カレン
トミラー回路、I0〜I3……定電流源、DA……差
動回路部。
す構成図、第２図は第１図ｃのカレントミラー回
路が適用された演算増幅回路を示す構成図、第３
図はこの発明に係る演算増幅回路の一実施例を示
す構成図、第４図、第５図は同じく他の実施例を
示す構成図である。 S9……信号源、IN……入力端、R11〜R13……
抵抗、C11，C12……コンデンサ、Q11〜Q17……ト
ランジスタ、OUT……出力端、CM……カレン
トミラー回路、I0〜I3……定電流源、DA……差
動回路部。
Claims (1)
- １ 差動回路部と、この差動回路部の出力側に接
続された第１のトランジスタと、この第１のトラ
ンジスタのベースにベースが結合されると共にダ
イオード接続された第２のトランジスタと、この
第２のトランジスタのコレクタにエミツタが接続
される第３のトランジスタと、この第３のトラン
ジスタのベースにエミツタが接続されると共にベ
ースが上記第１のトランジスタのコレクタに接続
されるもので、上記第１乃至第３の各トランジス
タとは異なる導電形となされた第４のトランジス
タと、この第４のトランジスタのエミツタに接続
された電流源と、上記第３のトランジスタのコレ
クタにベースが接続されるもので、上記第４のト
ランジスタと同一の導電形を有して出力用となる
第５のトランジスタとを具備し、上記電流源の電
流値を上記出力用となる第５のトランジスタの動
作電流と略等しくしたことを特徴とする演算増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003208A JPS58120307A (ja) | 1982-01-12 | 1982-01-12 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003208A JPS58120307A (ja) | 1982-01-12 | 1982-01-12 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58120307A JPS58120307A (ja) | 1983-07-18 |
| JPH0363246B2 true JPH0363246B2 (ja) | 1991-09-30 |
Family
ID=11551016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003208A Granted JPS58120307A (ja) | 1982-01-12 | 1982-01-12 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120307A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854710A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | カレントミラ−回路 |
-
1982
- 1982-01-12 JP JP57003208A patent/JPS58120307A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58120307A (ja) | 1983-07-18 |
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