JPH0363247B2 - - Google Patents
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- Publication number
- JPH0363247B2 JPH0363247B2 JP56133861A JP13386181A JPH0363247B2 JP H0363247 B2 JPH0363247 B2 JP H0363247B2 JP 56133861 A JP56133861 A JP 56133861A JP 13386181 A JP13386181 A JP 13386181A JP H0363247 B2 JPH0363247 B2 JP H0363247B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- differential amplifier
- inverting input
- input terminal
- Prior art date
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Description
【発明の詳細な説明】
本発明はトランジスタ増幅回路に係り、特に入
出力間の動作レベルを等しくし、且つ増幅度を有
することができるトランジスタ増幅回路に関す
る。
出力間の動作レベルを等しくし、且つ増幅度を有
することができるトランジスタ増幅回路に関す
る。
一般に、入力インピーダンスを高くし、出力イ
ンピーダンスを低くして信号を伝送する緩衝増幅
器としてエミツタ・フオロアー回路がある。しか
し、エミツタ・フオロアー回路は当業者には周知
のようにベース・エミツタ間の電位差VBEがオフ
セツト電圧として生じ、入出力間の動作レベルに
差異を生ずる。ところで、集積回路のように直結
段の多い回路では、前段回路と後段回路を接続す
る場合、入出力間の動作レベルが等しいことがダ
イナミツク・レンジを広くするのに望ましいこと
がある。
ンピーダンスを低くして信号を伝送する緩衝増幅
器としてエミツタ・フオロアー回路がある。しか
し、エミツタ・フオロアー回路は当業者には周知
のようにベース・エミツタ間の電位差VBEがオフ
セツト電圧として生じ、入出力間の動作レベルに
差異を生ずる。ところで、集積回路のように直結
段の多い回路では、前段回路と後段回路を接続す
る場合、入出力間の動作レベルが等しいことがダ
イナミツク・レンジを広くするのに望ましいこと
がある。
この為、上記のような回路で入出力間の動作レ
ベルを等しくする回路には、次のような回路が考
えられている。第１図は相補形トランジスタ回路
であり、NPNトランジスタQ1にPNPトランジス
タQ2を組合せてトランジスタQ1のベースに入力
を加え、トランジスタQ2のエミツタから出力を
取出すようにし、トランジスタQ1のベース・エ
ミツタ間の電位差をトランジスタQ2によつて補
償するものである。第２図はトランジスタQ1に
トランジスタQ3を接続し、トランジスタQ3のベ
ース・コレクタを接続してダイオード特性をもた
せ、このトランジスタQ3のコレクタから出力を
取出すようにし、上記ダイオード特性を利用して
電位差VBEを補償する回路例を示す。第３図はト
ランジスタQ4及びQ5から成る差動増幅器であり
トランジスタQ6を設けて出力を能動負荷（トラ
ンジスタQ7及びQ8から成る負荷）から帰還させ
て帰還ループを形成し、このトランジスタQ6の
エミツタから出力を取出すようにし、入出力間の
動作レベルを追従させた回路である。符号I01は、
定電流源を示す。
ベルを等しくする回路には、次のような回路が考
えられている。第１図は相補形トランジスタ回路
であり、NPNトランジスタQ1にPNPトランジス
タQ2を組合せてトランジスタQ1のベースに入力
を加え、トランジスタQ2のエミツタから出力を
取出すようにし、トランジスタQ1のベース・エ
ミツタ間の電位差をトランジスタQ2によつて補
償するものである。第２図はトランジスタQ1に
トランジスタQ3を接続し、トランジスタQ3のベ
ース・コレクタを接続してダイオード特性をもた
せ、このトランジスタQ3のコレクタから出力を
取出すようにし、上記ダイオード特性を利用して
電位差VBEを補償する回路例を示す。第３図はト
ランジスタQ4及びQ5から成る差動増幅器であり
トランジスタQ6を設けて出力を能動負荷（トラ
ンジスタQ7及びQ8から成る負荷）から帰還させ
て帰還ループを形成し、このトランジスタQ6の
エミツタから出力を取出すようにし、入出力間の
動作レベルを追従させた回路である。符号I01は、
定電流源を示す。
尚、第１図〜第３図中のVccは電圧源を示す。
しかし、上記の回路では、ベース・エミツタ間
の電位差VBEは補償できるが利得は常に１であ
り、増幅度を得ることができない。この為、例え
ば第４図に示すように第１図に示す回路において
入力信号e1及びe2を入力端子P1及びP2から夫々入
力する場合、入力端子P1及びP2に同電位の動作
レベルが与えられていると、出力端子P3には e0＝R1／R1＋R2e1＋R2／R1＋R2e2 という出力電圧e0が現われる。ここで、R1及び
R2は入力端子P1及びP2に接続される抵抗である。
この結果、例えばR1＝R2とすれば e0＝（e1＋e2）／２ となり、出力電圧e0が減衰して半分になるという
欠点がある。
の電位差VBEは補償できるが利得は常に１であ
り、増幅度を得ることができない。この為、例え
ば第４図に示すように第１図に示す回路において
入力信号e1及びe2を入力端子P1及びP2から夫々入
力する場合、入力端子P1及びP2に同電位の動作
レベルが与えられていると、出力端子P3には e0＝R1／R1＋R2e1＋R2／R1＋R2e2 という出力電圧e0が現われる。ここで、R1及び
R2は入力端子P1及びP2に接続される抵抗である。
この結果、例えばR1＝R2とすれば e0＝（e1＋e2）／２ となり、出力電圧e0が減衰して半分になるという
欠点がある。
本発明は上述した点に鑑みてなされたものであ
り、入出力間の動作レベルを等しくし、且つ増幅
度を与えることができるトランジスタ増幅回路を
提供することを目的とする。
り、入出力間の動作レベルを等しくし、且つ増幅
度を与えることができるトランジスタ増幅回路を
提供することを目的とする。
以下、図面に基づいて本発明の実施例を説明す
る。
る。
第５図は本発明のトランジスタ増幅回路の基本
原理を示す回路図である。
原理を示す回路図である。
第５図に示すように、差動増幅器Ａの非反転入
力端子Paに第１の直流電源E1（電圧もE1とする）
と信号源es（電圧もesとする）を接続し、差動増
幅器Ａの出力端子Pcと第２の直流電源E2（電圧も
E2とする）との間に直列に第１及び第２の抵抗
Ra及びRbを接続し、第１及び第２の抵抗Ra及び
Rbの接続点と差動増幅器Ａの反転入力端子Pbを
接続している。第１及び第２の直流電源E1及び
E2の電圧レベルは実質的に等しく、第１及び第
２の抵抗Ra及びRbは帰還ループを形成している。
力端子Paに第１の直流電源E1（電圧もE1とする）
と信号源es（電圧もesとする）を接続し、差動増
幅器Ａの出力端子Pcと第２の直流電源E2（電圧も
E2とする）との間に直列に第１及び第２の抵抗
Ra及びRbを接続し、第１及び第２の抵抗Ra及び
Rbの接続点と差動増幅器Ａの反転入力端子Pbを
接続している。第１及び第２の直流電源E1及び
E2の電圧レベルは実質的に等しく、第１及び第
２の抵抗Ra及びRbは帰還ループを形成している。
そして、この電圧レベルE1（＝E2）上に信号電
圧esをのせてE1＋esとし、非反転入力端子Paに印
加する。このとき、出力端子Pcからは出力信号が
第１及び第２の抵抗Ra及びRbで分圧されて反転
入力端子Pbに印加される。非反転入力端子Pa及
び反転入力端子Pbは帰還ループにより同一の動
作レベルとすることができ、反転入力端子Pbに
印加される電圧を（E1＋es）とすることができ
る。差動増幅器Ａの反転入力端子Pbにおける入
力インピーダンスが第１及び第２の抵抗Ra及び
Rbより大きいと、抵抗Rbには電流es／Rbが流れ、
従つて抵抗Raにもes／Rbなる電流が流れている
ことになる。この結果、出力端子Pcには E1＋Rb／Rbes＋Ra／Rbes＝E1＋Ra＋Rb／Rbes で表わされる増幅された出力電圧を取り出すこと
ができる。
圧esをのせてE1＋esとし、非反転入力端子Paに印
加する。このとき、出力端子Pcからは出力信号が
第１及び第２の抵抗Ra及びRbで分圧されて反転
入力端子Pbに印加される。非反転入力端子Pa及
び反転入力端子Pbは帰還ループにより同一の動
作レベルとすることができ、反転入力端子Pbに
印加される電圧を（E1＋es）とすることができ
る。差動増幅器Ａの反転入力端子Pbにおける入
力インピーダンスが第１及び第２の抵抗Ra及び
Rbより大きいと、抵抗Rbには電流es／Rbが流れ、
従つて抵抗Raにもes／Rbなる電流が流れている
ことになる。この結果、出力端子Pcには E1＋Rb／Rbes＋Ra／Rbes＝E1＋Ra＋Rb／Rbes で表わされる増幅された出力電圧を取り出すこと
ができる。
第６図は本発明の第１の実施例を示す回路図で
ある。
ある。
第６図において、差動増幅器はトランジスタ
Q8及びQ9と、トランジスタQ10及びQ11から成る
カレントミラーの能動負荷と、定電流源I02と、
帰還回路を形成するトランジスタQ12とから成
り、第３図に示す回路と同様な構成とする。トラ
ンジスタQ12のエミツタには電源E3との間に抵抗
R3及びR4を接続して第１及び第２の抵抗とし、
抵抗R3とR4との接続点をトランジスタQ9のベー
スに接続している。電源E3は第２の直流電源と
して用いると共に、第１の直流電源としてコイル
L1及びコンデンサC1から成る共振回路を介して
トランジスタQ8のベースに接続されている。入
力信号は入力端子P4からトランジスタQ13で増幅
されてトランジスタQ8のベースに印加され、出
力信号はトランジスタQ12のエミツタに接続され
た出力端子P5から取り出される。符号I03はトラ
ンジスタQ12のエミツタに接続される定電流源、
Vccはトランジスタ駆動用電源である。
Q8及びQ9と、トランジスタQ10及びQ11から成る
カレントミラーの能動負荷と、定電流源I02と、
帰還回路を形成するトランジスタQ12とから成
り、第３図に示す回路と同様な構成とする。トラ
ンジスタQ12のエミツタには電源E3との間に抵抗
R3及びR4を接続して第１及び第２の抵抗とし、
抵抗R3とR4との接続点をトランジスタQ9のベー
スに接続している。電源E3は第２の直流電源と
して用いると共に、第１の直流電源としてコイル
L1及びコンデンサC1から成る共振回路を介して
トランジスタQ8のベースに接続されている。入
力信号は入力端子P4からトランジスタQ13で増幅
されてトランジスタQ8のベースに印加され、出
力信号はトランジスタQ12のエミツタに接続され
た出力端子P5から取り出される。符号I03はトラ
ンジスタQ12のエミツタに接続される定電流源、
Vccはトランジスタ駆動用電源である。
次に、第６図についてその動作を説明する。
入力端子P4に信号が入るとトランジスタQ13で
増幅され共振回路の負荷で共振する。増幅された
信号はトランジスタQ8のベースに入る。トラン
ジスタQ8のベース電位が上昇するとQ8の電流も
増加し、更にトランジスタQ10の電流が増し、ト
ランジスタQ11の電流も増加する。一方、トラン
ジスタQ9側の電流は入力信号が無い場合に比し
て減少し、出力段のトランジスタQ12のベース電
流を増加させ、これによつてトランジスタQ12の
エミツタ電流を増加させる。この結果、トランジ
スタQ12のエミツタに接続した出力端子P5の電位
を上昇させ、抵抗R3を介して接続されるトラン
ジスタQ9のベース電流が増加するので、定電流
源I02に接続されるトランジスタQ8の電流が減少
する。このようにして、トランジスタQ8のベー
ス電位に相応してトランジスタQ12のベース電
位、即ち出力端子P5の出力電位も決まる。この
場合、抵抗R3及びR4に基づく帰還作用によつて
トランジスタQ9のベース電位は常にトランジス
タQ8のベース電位と等しくなるように動作する。
従つて、トランジスタQ8のベース電位がE3＋ΔV
とすると、トランジスタQ9のベース電位もE3＋
ΔVとなる。ところで、抵抗R4の一方には電源電
圧E3が印加しているので、抵抗R4の両端には電
位差ΔVが生じることになる。この為、抵抗R4に
は電流ΔV／R4が流れ、この電流が抵抗R3に流れ
るので、出力端子P5では、電圧変動分は、 R4＋R3／R4ΔV となる。換言すれば、ΔVの変化に対して（１＋
R3／R4）倍の増幅度が得られる。又、抵抗R3の電位 差がR3／R4ΔVであるから、出力端子P5では電位が、 E3＋ΔV＋R3／R4ΔVとなり動作レベルはE3である。
増幅され共振回路の負荷で共振する。増幅された
信号はトランジスタQ8のベースに入る。トラン
ジスタQ8のベース電位が上昇するとQ8の電流も
増加し、更にトランジスタQ10の電流が増し、ト
ランジスタQ11の電流も増加する。一方、トラン
ジスタQ9側の電流は入力信号が無い場合に比し
て減少し、出力段のトランジスタQ12のベース電
流を増加させ、これによつてトランジスタQ12の
エミツタ電流を増加させる。この結果、トランジ
スタQ12のエミツタに接続した出力端子P5の電位
を上昇させ、抵抗R3を介して接続されるトラン
ジスタQ9のベース電流が増加するので、定電流
源I02に接続されるトランジスタQ8の電流が減少
する。このようにして、トランジスタQ8のベー
ス電位に相応してトランジスタQ12のベース電
位、即ち出力端子P5の出力電位も決まる。この
場合、抵抗R3及びR4に基づく帰還作用によつて
トランジスタQ9のベース電位は常にトランジス
タQ8のベース電位と等しくなるように動作する。
従つて、トランジスタQ8のベース電位がE3＋ΔV
とすると、トランジスタQ9のベース電位もE3＋
ΔVとなる。ところで、抵抗R4の一方には電源電
圧E3が印加しているので、抵抗R4の両端には電
位差ΔVが生じることになる。この為、抵抗R4に
は電流ΔV／R4が流れ、この電流が抵抗R3に流れ
るので、出力端子P5では、電圧変動分は、 R4＋R3／R4ΔV となる。換言すれば、ΔVの変化に対して（１＋
R3／R4）倍の増幅度が得られる。又、抵抗R3の電位 差がR3／R4ΔVであるから、出力端子P5では電位が、 E3＋ΔV＋R3／R4ΔVとなり動作レベルはE3である。
従つて、これはトランジスタQ8の動作レベルに
等しい。またトランジスタQ12のエミツタとトラ
ンジスタQ9のベースとの間に抵抗R3が存在しな
い場合、トランジスタQ12のベース→エミツタ→
トランジスタQ9のベース→コレクタ→トランジ
スタQ12のベース……というループが形成される
ため、不要な発振現象を生じるが、本発明ではト
ランジスタQ12のエミツタとQ9のベース間に抵抗
R3が介在するためループゲインが低下し、不要
な発振を抑えることができる。
等しい。またトランジスタQ12のエミツタとトラ
ンジスタQ9のベースとの間に抵抗R3が存在しな
い場合、トランジスタQ12のベース→エミツタ→
トランジスタQ9のベース→コレクタ→トランジ
スタQ12のベース……というループが形成される
ため、不要な発振現象を生じるが、本発明ではト
ランジスタQ12のエミツタとQ9のベース間に抵抗
R3が介在するためループゲインが低下し、不要
な発振を抑えることができる。
第７図は本発明の第２の実施例を示す回路図で
ある。
ある。
本実施例は第６図に示す回路を用いて第４図で
示した回路例のように複数の入力信号を２つの入
力端子P4及びP6から入力し、その信号を合成す
る場合の回路例である。従つて、回路構成及び動
作は第６図と同様であり、コイルL1とL2、コン
デンサC1とC2、トランジスタQ13とQ14、抵抗R9
とR10が夫々対応する。
示した回路例のように複数の入力信号を２つの入
力端子P4及びP6から入力し、その信号を合成す
る場合の回路例である。従つて、回路構成及び動
作は第６図と同様であり、コイルL1とL2、コン
デンサC1とC2、トランジスタQ13とQ14、抵抗R9
とR10が夫々対応する。
次に、第６図との相違点のみ説明する。
トランジスタQ15及びQ16はトランジスタQ13及
びQ14で増幅された２つの入力信号を入力するた
めに接続されるエミツタ・フオロアー回路であ
り、各エミツタに抵抗R11及びR12を接続してト
ランジスタQ8のベース点で加算する。又、トラ
ンジスタQ17のベース・エミツタ間電圧VBE分で
トランジスタQ15及びQ16のベース・エミツタ間
電圧VBEを調節してトランジスタQ8とQ9のベース
電位を同電位とするようにする。ここで、抵抗
R13，R14，R15はトランジスタQ15，Q16，Q17に
バイアスを与える。このようにして、抵抗R3と
R4により、第６図と同様、増幅度を得ることが
できる。
びQ14で増幅された２つの入力信号を入力するた
めに接続されるエミツタ・フオロアー回路であ
り、各エミツタに抵抗R11及びR12を接続してト
ランジスタQ8のベース点で加算する。又、トラ
ンジスタQ17のベース・エミツタ間電圧VBE分で
トランジスタQ15及びQ16のベース・エミツタ間
電圧VBEを調節してトランジスタQ8とQ9のベース
電位を同電位とするようにする。ここで、抵抗
R13，R14，R15はトランジスタQ15，Q16，Q17に
バイアスを与える。このようにして、抵抗R3と
R4により、第６図と同様、増幅度を得ることが
できる。
以上述べたように、本発明によれば、差動増幅
器の非反転入力端子に所定の動作レベルの入力信
号を加え、差動増幅器の出力端子からの信号電圧
を、出力端子と上記所定の動作レベルと同一レベ
ルの電源との間に接続される２つの抵抗によつて
入力信号電圧と等しくなるように分圧して帰還
し、差動増幅器の反転入力端子に加えるので、帰
還による不要な発振を抑え、入出力間の動作レベ
ルを等しくし、且つ増幅度を得ることが可能とな
る利点を有する。
器の非反転入力端子に所定の動作レベルの入力信
号を加え、差動増幅器の出力端子からの信号電圧
を、出力端子と上記所定の動作レベルと同一レベ
ルの電源との間に接続される２つの抵抗によつて
入力信号電圧と等しくなるように分圧して帰還
し、差動増幅器の反転入力端子に加えるので、帰
還による不要な発振を抑え、入出力間の動作レベ
ルを等しくし、且つ増幅度を得ることが可能とな
る利点を有する。
第１図〜第３図は従来のトランジスタ増幅回路
の回路例を示す回路図、第４図は従来の回路に複
数入力するための回路図、第５図は本発明のトラ
ンジスタ増幅回路の基本原理を示す回路図、第６
図は本発明の第１の具体的実施例を示す回路図、
第７図は本発明の第２の具体的実施例を示す回路
図である。 Ａ……差動増幅器、Pa……非反転入力端子、
Pb……反転入力端子、Pc，P5……出力端子、E1
及びE2，E3……第１及び第２の直流電源、Ra，
R3……第１の抵抗、Rb，R4……第２の抵抗、
Q12，Q15，Q16，Q17……エミツタ・フオロアー。
の回路例を示す回路図、第４図は従来の回路に複
数入力するための回路図、第５図は本発明のトラ
ンジスタ増幅回路の基本原理を示す回路図、第６
図は本発明の第１の具体的実施例を示す回路図、
第７図は本発明の第２の具体的実施例を示す回路
図である。 Ａ……差動増幅器、Pa……非反転入力端子、
Pb……反転入力端子、Pc，P5……出力端子、E1
及びE2，E3……第１及び第２の直流電源、Ra，
R3……第１の抵抗、Rb，R4……第２の抵抗、
Q12，Q15，Q16，Q17……エミツタ・フオロアー。
Claims (1)
- 【特許請求の範囲】 １ エミツタを共通接続した第１，第２のトラン
ジスタと、この第１，第２のトランジスタのコレ
クタ間に結合されたカレントミラーで成る能動負
荷と、前記第２のトランジスタのコレクタにベー
スが接続された第３のトランジスタを含むエミツ
タ・フオロアー回路とから成り、前記第１のトラ
ンジスタのベースを非反転入力端子とし、第２の
トランジスタのベースを反転入力端子とし、第３
のトランジスタのエミツタを出力端子とした差動
増幅器と、 この差動増幅器の出力端子と直流電源との間
を、直列に接続された第１，第２の抵抗を介して
結合する直流結合手段と、 この第１と第２の抵抗の接続点を前記差動増幅
器の反転入力端子に結合する手段と、 前記差動増幅器の非反転入力端子に前記直流電
源と実質的に等しい直流動作レベルを与え、かつ
入力信号を供給する入力手段とを具備して成るト
ランジスタ増幅回路。 ２ 前記直流結合手段は、前記直流電源を第１の
エミツタフオロアー回路および前記直列接続され
た第１，第２の抵抗を介して前記差動増幅器の出
力端子に結合し、 前記入力手段は、前記直流電源と実質的に等し
い直流動作レベルが与えられた複数の入力信号を
それぞれ第２のエミツタフオロアー回路および第
３の抵抗を介して前記差動増幅器の非反転入力端
子に供給するようにしたことを特徴とする特許請
求の範囲第１項記載のトランジスタ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133861A JPS5834609A (ja) | 1981-08-25 | 1981-08-25 | トランジスタ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133861A JPS5834609A (ja) | 1981-08-25 | 1981-08-25 | トランジスタ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5834609A JPS5834609A (ja) | 1983-03-01 |
| JPH0363247B2 true JPH0363247B2 (ja) | 1991-09-30 |
Family
ID=15114757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133861A Granted JPS5834609A (ja) | 1981-08-25 | 1981-08-25 | トランジスタ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834609A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138261A (en) * | 1977-05-10 | 1978-12-02 | Toshiba Corp | Integrated circuit device |
-
1981
- 1981-08-25 JP JP56133861A patent/JPS5834609A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5834609A (ja) | 1983-03-01 |
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