JPH0363750A - Interface unit used for multidrop access system - Google Patents
Interface unit used for multidrop access systemInfo
- Publication number
- JPH0363750A JPH0363750A JP19988889A JP19988889A JPH0363750A JP H0363750 A JPH0363750 A JP H0363750A JP 19988889 A JP19988889 A JP 19988889A JP 19988889 A JP19988889 A JP 19988889A JP H0363750 A JPH0363750 A JP H0363750A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- unit
- slave
- master
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術(第4図、第5図)
発明が解決しようとする課題
課題を解決するための手段(第1図)
作用
実施例(第2図、第3図)
発明の効果
〔概要]
マルチドロップアクセス方式に用いるインタフェイスユ
ニットに関し、
1種類のインターフェイスユニットで、接続方法により
マスタユニットとスレーフ゛ユニットに自動的に切り替
わり、メインバスからのアクセスを、マスタバスとスレ
ーブバスへ同じタイミングで出力できるようにすること
を目的とし、
メインバス側接続用の第1のインターフェイス部と、バ
ス間のアクセスタイミングを制御するタイくング部と、
マスタ/スレーブ(M/s)判定部と、マスタバス或い
はスレーブバス側接続用の第2のインターフェイス部と
、第2のタイミング部と、前記M/S判定部の結果に応
じて接続元を選択するセレクタ部と、マルチドロップバ
ス側接続用の前記M/S判定部の結果に応じて接続の切
替機能を有するインターフェイス部からなり、M/S判
定部の判定結果によりマスタ用ユニット又はスレーブ用
ユニットとを自動設定するとともに、前記第1及び第2
のタイミング部によりマスタバスとスレーブバスへのア
クセスを同じタイミングで出力するように構成する。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figures 4 and 5) Means for solving the problem to be solved by the invention (Figure 1) Working examples (Figures 2 and 3) Effects of the invention [Summary] Regarding the interface unit used in the multi-drop access method, one type of interface unit can automatically switch between a master unit and a slave unit depending on the connection method, and can be connected to the main bus. The purpose of this is to output accesses to the master bus and slave buses at the same timing, and includes a first interface section for connecting to the main bus side, a tying section that controls access timing between the buses,
A master/slave (M/s) determination section, a second interface section for connection on the master bus or slave bus side, a second timing section, and a connection source selected according to the results of the M/S determination section. It consists of a selector section and an interface section that has a connection switching function according to the result of the M/S judgment section for connection on the multi-drop bus side. is automatically set, and the first and second
The timing unit is configured to output access to the master bus and slave bus at the same timing.
本発明はマルチドロップアクセス方式に用いるインター
フェイスユニットに関し、更に詳しくいえば、複数のマ
ルチパスを持ったシステムにおいて、複数のバスを接続
するために利用されるものであり、特に1種類のインタ
ーフェイスユニットで、マスタユニットとスレーフ゛ユ
ニットとヲ自動切り替えにより共用できるようにしたマ
ルチドロップアクセス方式に用いるインターフェイスユ
ニットに関する。The present invention relates to an interface unit used in a multi-drop access system, and more specifically, the present invention relates to an interface unit used in a multi-drop access system, and more specifically, it is used to connect multiple buses in a system with multiple multipaths. This invention relates to an interface unit used in a multi-drop access system that can be used in common by automatic switching between a master unit and a slave unit.
近年のコンピュータシステムの高速化に伴い、同一バス
上に接続されるユニットの縮小化が要求されている。As computer systems have become faster in recent years, there has been a demand for smaller units connected on the same bus.
このため、常時アクセスを行うユニットのみ、メインバ
スに接続し、その他のユニットはサブバスに接続する。Therefore, only the units that are constantly accessed are connected to the main bus, and the other units are connected to the sub-bus.
従って、メインバスとサブバスとのインターフェイスユ
ニットが必要になる。Therefore, an interface unit between the main bus and the sub-bus is required.
第4図は、従来のマルチドロップアクセス方式のシステ
ムブロック図であり、1はCPU、2はメインバス、3
はマスタバス、4はマルチドロップバス、5−1.5−
2はスレーブバス、6はマスタユニット、7−1.7−
2はスレーブユニットを示す。FIG. 4 is a system block diagram of the conventional multi-drop access method, where 1 is the CPU, 2 is the main bus, and 3 is the main bus.
is the master bus, 4 is the multidrop bus, 5-1.5-
2 is the slave bus, 6 is the master unit, 7-1.7-
2 indicates a slave unit.
マルチドロップアクセス方式においては、複数のバスを
接続するためのIFユニット(インタフェイスユニット
)として、メインバス2とのIFユニットであるマスタ
ユニット6と、そのユニットに接続されるバスとのJF
ユニットであるスレーブユニット7−1.7−2−が必
要である。In the multi-drop access method, as an IF unit (interface unit) for connecting multiple buses, there is a master unit 6 which is an IF unit with the main bus 2, and a JF unit with the bus connected to that unit.
A slave unit 7-1, 7-2- is required.
マスタユニット6とスレーブユニットフー1.7−2−
とは、異なった構造のユニットを使用しており、これら
2種類のインターフェイスユニットが使用されていた。Master unit 6 and slave unit Fu 1.7-2-
This uses a unit with a different structure, and these two types of interface units were used.
また、マスタユニット6からは、複数のスレーブをアク
セスする時に、マスタバス3のアクセスタイミングと、
スレーブバス5−1.5−2、のアクセスタイミングが
同しタイミングでアクセスできるようになっている。In addition, when accessing multiple slaves from the master unit 6, the access timing of the master bus 3,
The slave buses 5-1 and 5-2 can be accessed at the same timing.
第5図は、従来のインターフェイスユニットの説明図で
あり、第4図と同符号は同一のものを示す。FIG. 5 is an explanatory diagram of a conventional interface unit, and the same reference numerals as in FIG. 4 indicate the same parts.
マ(スフユニット6は、メインバス側、マスタバス側、
及びマルチドロップ側のそれぞれにインターフェイス部
TFを設けると共に、2つのタイミング部TMを設けた
構成となっている。(The main bus side, the master bus side,
The interface section TF is provided on each of the multi-drop side and the multi-drop side, and two timing sections TM are provided.
スレーブユニット7−1は、マルチドロップバス側と、
スレーブバス側とにそれぞれインターフェイス部JFを
設けると共に、1つのタイミング部TMを設けた構成と
なっている。The slave unit 7-1 has a multi-drop bus side,
The structure is such that an interface section JF is provided on each side of the slave bus, and one timing section TM is provided.
このように、マスタユニット6とスレーブユニット7−
1 (スレーブユニット7−2.7−3も同一構造)と
は異なる構造のインターフェイスユニットで構成されて
いる。In this way, the master unit 6 and slave unit 7-
1 (slave units 7-2 and 7-3 also have the same structure).
上記のような従来のものにおいては、マスタユニットと
スレーブユニットの構造が異なり、共通には使用できな
っかったため、2種類のインターフェイスユニットの開
発が必要となる欠点があった。In the conventional device as described above, the master unit and slave unit have different structures and cannot be used in common, so there is a drawback that two types of interface units must be developed.
本発明は、このような従来の欠点を解消し、1種類のイ
ンターフェイスユニットで、接続方法にヨリマスタユニ
ットとスレーブユニットに自動的に切り替わり、メイン
バスからのアクセスを、マスタバスとスレーブバスへ同
しタイミングで出力できるようにすることを目的とする
。The present invention eliminates these conventional drawbacks and automatically switches the connection method between master and slave units using one type of interface unit, allowing access from the main bus to be accessed simultaneously to the master and slave buses. The purpose is to enable timely output.
第1図は本発明の原理図であり、以下、この図に基づい
て本発明の詳細な説明する。FIG. 1 is a diagram showing the principle of the present invention, and the present invention will be explained in detail below based on this diagram.
本発明は、メインバスに接続されるマルチドロップバス
及びマスタバス、更にマルチドロップバスに接続される
スレーブバスの相互アクセスタイミングを制御し、バス
間を接続するマルチドロップ方式に用いるインターフェ
イスユニットに於いて、メインバス側接続用の第1のイ
ンターフェイス部10と、バス間のアクセスタイミング
を制御するタイミング部13と、接続先がマスタバスか
スレーブバスかを判定するマスタ/スレーブ(M/S)
判定部15と、マスタバス或いはスレーブバス側接続用
の第2のインターフェイス部12と、第2のタイミング
部14と、前記M/S判定部15の結果に応じて接続元
を選択するセレクタ部I6と、マルチドロップバス側接
続用の前記M/S判定部15の結果に応して接続の切替
機能を有するインターフェイス部11からなり、前記M
/S判定部15の判定結果によりマスタ用ユニット又は
スレーブ用ユニットとを自動設定するとともに、前記第
1及び第2のタイミング部13.14によりマスタバス
とスレーブバスへのアクセスを同じタイミングで出力す
るように調整することを特徴とする。The present invention provides an interface unit used in a multidrop system that controls the mutual access timing of a multidrop bus connected to a main bus, a master bus, and a slave bus connected to a multidrop bus, and connects the buses. A first interface unit 10 for main bus side connection, a timing unit 13 that controls access timing between buses, and a master/slave (M/S) that determines whether the connection destination is a master bus or a slave bus.
a determination unit 15, a second interface unit 12 for connection on the master bus or slave bus side, a second timing unit 14, and a selector unit I6 that selects a connection source according to the result of the M/S determination unit 15; , an interface section 11 having a connection switching function according to the result of the M/S determination section 15 for connection on the multi-drop bus side;
The master unit or the slave unit is automatically set based on the determination result of the /S determination unit 15, and the first and second timing units 13.14 output accesses to the master bus and slave bus at the same timing. It is characterized by being adjusted to.
M/S判定部15は、メインバスからの接続があればマ
スタユニット、なければスレーブユニットと判定し、セ
レクタ部16と、マルチドロップバス側のインターフェ
イス(1とを制御し、タイミング部14では、マスタバ
スとスレーブバスへのアクセスを同しタイミングで出力
するように調整する。The M/S determination unit 15 determines that the unit is a master unit if there is a connection from the main bus, and determines that it is a slave unit if there is no connection from the main bus, and controls the selector unit 16 and the interface (1) on the multi-drop bus side, and the timing unit 14, Adjust the accesses to the master bus and slave bus so that they are output at the same timing.
今、インターフェイス部10にメインバスからの接続が
あったことをM/S判定部15で判定すると、マスタユ
ニットとなるようにセレクタ部16及びインターフェイ
ス部11を切り替え制御する。Now, when the M/S determining section 15 determines that the interface section 10 has been connected from the main bus, it switches and controls the selector section 16 and the interface section 11 so that it becomes the master unit.
これにより、セレクタ部I6は、タイミング部13から
の出力を選択し、タイミング部14、インターフェイス
部12を経由してマスタバス側へアクセスされると共に
、タイミング部13からの出力がマルチドロップバス側
へアクセスされるように切り替えられる。As a result, the selector unit I6 selects the output from the timing unit 13 and accesses the master bus side via the timing unit 14 and the interface unit 12, and the output from the timing unit 13 accesses the multidrop bus side. can be switched to
また、メインバスからの接続がなければ、M/S判定部
15がこれを判定し、セレクタ部16とインターフェイ
ス部11をスレーブユニットとなるように切り替え制御
する。Furthermore, if there is no connection from the main bus, the M/S determining section 15 determines this and controls switching of the selector section 16 and the interface section 11 so that they become slave units.
この場合、セレクタ部16は、インターフェイス部11
からの出力を選択し、タイミング部14、インターフェ
イス部12を経由してスレーブバスへ、マスタユニット
と同じタイミングでアクセスされると共に、インターフ
ェイス部11は、スレーブバス側からの出力をマルチド
ロップバス側へ接続する。In this case, the selector section 16
The output from the slave bus is accessed via the timing section 14 and the interface section 12 at the same timing as the master unit, and the interface section 11 selects the output from the slave bus side to the multidrop bus side. Connecting.
本発明は上記のように構成したので、インタフェイスユ
ニットの接続を行うだけで、マスタユニットとスレーブ
ユニットが自動的に切り替わり、かつ、バスへの出力は
、タイミング部でタイミングをとるため、マスタバスと
スレーブバスが同じタイミングでアクセス可能となる。Since the present invention is configured as described above, the master unit and slave unit are automatically switched by simply connecting the interface unit, and the output to the bus is timed in the timing section, so the master bus and the slave unit are automatically switched. Slave buses can be accessed at the same timing.
このため、1種類のインターフェイスユニットで、マス
タユニットとスレーブユニットとが共用できるから、従
来のように、2種類のインターフェイスユニットを開発
する必要がない。Therefore, one type of interface unit can be used in common as a master unit and a slave unit, so there is no need to develop two types of interface units as in the past.
以下、本発明の実施例を図面に基づいて説明する。 Embodiments of the present invention will be described below based on the drawings.
第2図は、本発明の1実施例の構成図であり、10.1
1.12はインターフェイス部、I3、I4はタイミン
グ部、15はM/S (マスタ/スレーブ)判定部、1
6はセレクタ部を示す。FIG. 2 is a configuration diagram of one embodiment of the present invention, and 10.1
1.12 is an interface section, I3 and I4 are timing sections, 15 is an M/S (master/slave) judgment section, 1
6 indicates a selector section.
また、17、I8はバッファ、19.20はAND(論
理積)ゲート、21.22はOR(論理和)ゲート、2
3はインバータ、24はプルアップ抵抗を示す。In addition, 17, I8 are buffers, 19.20 are AND (logical product) gates, 21.22 are OR (logical sum) gates, 2
3 represents an inverter, and 24 represents a pull-up resistor.
図示のインターフェイスユニットには、メインバス側に
、インターフェイス部10、タイミング部13、ORゲ
ート22、M/S判定部15を設け、マスタバスまたは
スレーブバス側に、インタフェイス部12、タイミング
部14、セレクタ部16を設け、更にマルチドロップバ
ス側にインターフェイス部11を設ける。The illustrated interface unit includes an interface section 10, a timing section 13, an OR gate 22, and an M/S determination section 15 on the main bus side, and an interface section 12, a timing section 14, and a selector on the master bus or slave bus side. A section 16 is provided, and an interface section 11 is further provided on the multidrop bus side.
M/S判定部I5は、メインバスに接続されていたら人
力がローレベルの「L」となり、接続されていなければ
入力はオーブンとなる。If the M/S determination unit I5 is connected to the main bus, the input becomes low level "L", and if it is not connected, the input becomes oven.
したがって、入力が「L」ならばA線には「L」が出力
され、B、%9にはインバータ23で反転されたハイレ
ベルのrH,信号が出力され、セレクタ部16とインタ
ーフェイス部11を制御してマスタユニットに自動設定
する。Therefore, if the input is "L", "L" is output to the A line, and a high level rH signal inverted by the inverter 23 is output to B,%9, which connects the selector section 16 and interface section 11. Control and automatically set on the master unit.
M/S判定部15の入力がオーブンの場合は、ハイレベ
ル電源に接続されたプルアップ抵抗により、A線がrH
」となり、B線が「L」となり、この信号でセレクタ部
16とインターフェイス部11を制御し、スレーブユニ
ットに自動設定する。When the input to the M/S determination unit 15 is an oven, the A line is pulled to rH by a pull-up resistor connected to a high-level power supply.
”, the B line becomes “L”, and this signal controls the selector section 16 and the interface section 11 to automatically set it as a slave unit.
上記のようなマスタユニットとスレーブユニットの自動
切り替え設定は、次のようにして行われる。The automatic switching setting between the master unit and slave unit as described above is performed as follows.
(イ)マスタユニットの場合、
A線がrLJ、B線がrH」であるから、セレクタ部1
6では、アントゲ−120が開かれ、アンドゲート19
が閉じると共に、インターフェイス部11では、バッフ
ァ17が使用状態となり、バッファ18が不使用状態と
なる。(b) In the case of the master unit, the A line is rLJ and the B line is rH, so the selector section 1
6, antgame 120 is opened, and andgate 19
When the buffer 17 is closed, the buffer 17 becomes in use and the buffer 18 becomes unused in the interface section 11.
したがって、メインバス側からの信号は、インターフェ
イス部10→タイミング部13→バッファ17の順でマ
ルチドロップバスへ出力すると共に、インターフェイス
部10→タイξング部13→アンドゲート20→タイミ
ング部14→インタフェイス部12を通ってマスタバス
へ出力する。Therefore, signals from the main bus side are output to the multi-drop bus in the order of interface section 10 → timing section 13 → buffer 17, and also output from interface section 10 → timing section 13 → AND gate 20 → timing section 14 → interface section 10 → timing section 13 → buffer 17. It passes through the face section 12 and is output to the master bus.
マルチドロップバスからの信号は、バッファ17→オア
ゲート22→タイミング部13→インタフェイス部10
のj順でメインバス側に出力し、マスタバス側からの信
号は、インターフェイス部12→タイミング部14→オ
アゲート22→タイミング部13→インターフェイス部
10の順でメインバスに出力する。The signal from the multidrop bus is routed through the buffer 17 → OR gate 22 → timing section 13 → interface section 10.
The signals from the master bus side are output to the main bus in the following order: interface section 12 → timing section 14 → OR gate 22 → timing section 13 → interface section 10.
(ロ)スレーブユニットの場合、
A線がrHJ、B線が「L」であるから、セレクタ部1
6ではアントゲ−119が開、アンドゲート20が閉と
なり、インターフェイス部11では、バッファ18が使
用状態となり、バッファ17が不使用状態となる。(b) In the case of a slave unit, the A line is rHJ and the B line is "L", so the selector section 1
At 6, the AND gate 119 is opened and the AND gate 20 is closed, and in the interface section 11, the buffer 18 is in the used state and the buffer 17 is in the unused state.
これにより、マルチドロップバスとスレーブバスとが接
続されアクセス可能となる。This allows the multidrop bus and slave bus to be connected and accessed.
第3図は、本発明に係るインターフェイスユニットの使
用例を示した図であり、第2図及び第4図と同符号は同
一のものを示す。FIG. 3 is a diagram showing an example of use of the interface unit according to the present invention, and the same reference numerals as in FIGS. 2 and 4 indicate the same parts.
図示のマスタユニット6とスレーブユニット7−1は、
本発明に係るインターフェイスユニットを、それぞれマ
スタユニット、スレーブユニットとして用いたものであ
り、内部構造は同一のものである。The illustrated master unit 6 and slave unit 7-1 are
The interface unit according to the present invention is used as a master unit and a slave unit, respectively, and the internal structure is the same.
マスタユニット6は、メインバスが接続されており、こ
れをM/S判定部15で判定し、セレクタ16とインタ
ーフェイス部11を制御する。The master unit 6 is connected to the main bus, which is determined by the M/S determining section 15 and controls the selector 16 and the interface section 11 .
その結果、メインバス2と、マスタバス3及びマルチド
ロップバス4とが接続されてアクセス可能となり、タイ
ミング部14によりマスタバスとスレーブバス・とが同
じタイミングでアクセス可能となる。As a result, the main bus 2, master bus 3, and multidrop bus 4 are connected and accessible, and the timing unit 14 allows the master bus and slave bus to be accessed at the same timing.
また、スレーブユニット7−1は、メインバスに接続さ
れていないから、M/S判定部15の入力はオーブンと
なっている。Furthermore, since the slave unit 7-1 is not connected to the main bus, the input to the M/S determination section 15 is an oven.
この状態で、セレクタ部16とインターフェイス部11
の制御を行い、マルチドロップバス4と、スレーブバス
5−1とを接続してアクセス可能とする。In this state, the selector section 16 and the interface section 11
, and connects the multidrop bus 4 and slave bus 5-1 to enable access.
このように、t!1fflのインターフェイスユニット
を、マスタユニットとスレーブユニットとに自動的に切
り替えて使用可能となり、また、この場合に、マスタバ
スとスレーブバスが同じタイミングでアクセス可能とな
る。In this way, t! The 1ffl interface unit can be automatically switched and used as a master unit and a slave unit, and in this case, the master bus and slave bus can be accessed at the same timing.
以上説明したように、本発明によれば次のような効果が
ある。As explained above, the present invention has the following effects.
(1)1種類のインターフェイスユニットで、マスタユ
ニットとスレーブユニットに自動的に切り替えて使用で
きるから、マルチドロップアクセス方式に用いるインタ
ーフェイスユニットとして、従来のように2種類のイン
ターフェイスユニットを開発する必要がない。(1) One type of interface unit can be used by automatically switching between a master unit and a slave unit, so there is no need to develop two types of interface units as in the past for use in multi-drop access methods. .
(2) マスタユニットとスレーフ゛ユニットトカ自
動切り替えのため、設定間違いが無い。(2) Automatic switching between master unit and slave unit eliminates setting errors.
(3)メインバスからのアクセスを、マスタバスとスレ
ーブバスへ同じタイミングで出力できる。(3) Access from the main bus can be output to the master bus and slave bus at the same timing.
第1図は本発明に係るマルチドロップアクセス方式に用
いるインターフェイスユニットの原理図、第2図は本発
明の1実施例の構成国、
第3図は本発明に係るインターフェイスユニットの使用
例を示した図、
第4図は従来例のシステムブロック図、第5図は従来例
のインターフェイスユニットの説明図である。
l01II、12−インターフェイス部13.14−タ
イミング部
15−M / S判定部
16−セレクタ
インターフェイスユニット
本発明の原理面
第1図
実漁伊1の#成閉
第2図
本弁明にイ示ろインター7エイズユニ、7トの使用例従
来例のシステムフ゛ロック図
第4図Figure 1 shows the principle of an interface unit used in the multi-drop access system according to the present invention, Figure 2 shows the constituent countries of an embodiment of the present invention, and Figure 3 shows an example of how the interface unit according to the present invention is used. 4 is a system block diagram of a conventional example, and FIG. 5 is an explanatory diagram of an interface unit of a conventional example. 101II, 12 - Interface section 13.14 - Timing section 15 - M/S judgment section 16 - Selector interface unit Example of use of 7Aids Uni, 7T System block diagram of conventional example Figure 4
Claims (1)
バス、更にマルチドロップバスに接続されるスレーブバ
スの相互アクセスタイミングを制御し、バス間を接続す
るマルチドロップ方式に用いるインターフェイスユニッ
トに於いて、 メインバス側接続用の第1のインターフェイス部(10
)と、バス間のアクセスタイミングを制御するタイミン
グ部(13)と、接続先がマスタバスかスレーブバスか
を判定するマスタ/スレーブ(M/S)判定部(15)
と、 マスタバス或いはスレーブバス側接続用の第2のインタ
ーフェイス部(12)と、第2のタイミング部(14)
と、前記M/S判定部(15)の結果に応じて接続元を
選択するセレクタ部(16)と、 マルチドロップバス側接続用の前記M/S判定部(15
)の結果に応じて接続の切替機能を有するインターフェ
イス部(11)からなり、 前記M/S判定部(15)の判定結果によりマスタ用ユ
ニット又はスレーブ用ユニットとを自動設定するととも
に、前記第1及び第2のタイミング部(13、14)に
よりマスタバスとスレーブバスへのアクセスを同じタイ
ミングで出力するように調整することを特徴とするマル
チドロップ方式に用いるインターフェイスユニット。[Claims] In an interface unit used in a multidrop method for connecting buses by controlling the mutual access timing of a multidrop bus connected to a main bus, a master bus, and a slave bus connected to the multidrop bus, and the first interface section (10
), a timing unit (13) that controls access timing between buses, and a master/slave (M/S) determination unit (15) that determines whether the connection destination is a master bus or a slave bus.
, a second interface section (12) for connection on the master bus or slave bus side, and a second timing section (14)
a selector unit (16) that selects a connection source according to the result of the M/S determination unit (15); and a selector unit (16) that selects a connection source according to the result of the M/S determination unit (15);
), which automatically sets the master unit or slave unit based on the determination result of the M/S determination section (15), and and an interface unit used in a multi-drop system, characterized in that second timing sections (13, 14) adjust access to the master bus and slave bus so that they are output at the same timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988889A JP2807269B2 (en) | 1989-08-01 | 1989-08-01 | Interface unit used for multi-drop access method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988889A JP2807269B2 (en) | 1989-08-01 | 1989-08-01 | Interface unit used for multi-drop access method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0363750A true JPH0363750A (en) | 1991-03-19 |
| JP2807269B2 JP2807269B2 (en) | 1998-10-08 |
Family
ID=16415278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19988889A Expired - Lifetime JP2807269B2 (en) | 1989-08-01 | 1989-08-01 | Interface unit used for multi-drop access method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807269B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06167362A (en) * | 1992-11-27 | 1994-06-14 | Matsushita Electric Ind Co Ltd | Master-slave switching type measuring instrument |
| EP1033659A3 (en) * | 1999-03-01 | 2006-06-14 | Hitachi, Ltd. | Information processing apparatus |
| US7913005B2 (en) * | 2000-08-11 | 2011-03-22 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| JP2016054367A (en) * | 2014-09-03 | 2016-04-14 | 古河電気工業株式会社 | Master / slave network device |
-
1989
- 1989-08-01 JP JP19988889A patent/JP2807269B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06167362A (en) * | 1992-11-27 | 1994-06-14 | Matsushita Electric Ind Co Ltd | Master-slave switching type measuring instrument |
| EP1033659A3 (en) * | 1999-03-01 | 2006-06-14 | Hitachi, Ltd. | Information processing apparatus |
| US7913005B2 (en) * | 2000-08-11 | 2011-03-22 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| US20110145453A1 (en) * | 2000-08-11 | 2011-06-16 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| US8539126B2 (en) * | 2000-08-11 | 2013-09-17 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| JP2016054367A (en) * | 2014-09-03 | 2016-04-14 | 古河電気工業株式会社 | Master / slave network device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2807269B2 (en) | 1998-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0363750A (en) | Interface unit used for multidrop access system | |
| JPS581451B2 (en) | Data transfer method | |
| KR0141288B1 (en) | Redundant control unit with internal bus extension | |
| JPS61165172A (en) | Memory access controlling system | |
| JPH03252847A (en) | System bus arbitrating system | |
| JPS5824926A (en) | Programmable control system | |
| JPH01245336A (en) | Interruption control system for external common bus | |
| JPH04263333A (en) | Memory duplication system | |
| JPH04333947A (en) | I/o access control system for dual bus system | |
| JPH01293418A (en) | Semiconductor integrated circuit | |
| JPH03109660A (en) | Memory access control system for dual bus system | |
| JPS6224347A (en) | bus controller | |
| JPS63111542A (en) | Selecting system for input/output device | |
| JPH01303501A (en) | Programmable controller | |
| JPS61170859A (en) | Computer connecting system | |
| JPH0728773A (en) | Microcomputer | |
| JPH01180058A (en) | Information processor | |
| JPH08161225A (en) | Microprocessor device provided with shared memory | |
| JPS59205662A (en) | Inter-processor information transfer priority system | |
| JPS63196968A (en) | Input/output controller | |
| JPS61251943A (en) | Data processor | |
| JPS61184645A (en) | Interruption control system | |
| JPS6478351A (en) | Dma controller | |
| JPH02304669A (en) | Dualizing controller | |
| JPH0310362A (en) | Data transfer method |