JPH0363750A - マルチドロップアクセス方式に用いるインターフェイスユニット - Google Patents
マルチドロップアクセス方式に用いるインターフェイスユニットInfo
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- JPH0363750A JPH0363750A JP19988889A JP19988889A JPH0363750A JP H0363750 A JPH0363750 A JP H0363750A JP 19988889 A JP19988889 A JP 19988889A JP 19988889 A JP19988889 A JP 19988889A JP H0363750 A JPH0363750 A JP H0363750A
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- JP
- Japan
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- bus
- unit
- slave
- master
- timing
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- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術(第4図、第5図)
発明が解決しようとする課題
課題を解決するための手段(第1図)
作用
実施例(第2図、第3図)
発明の効果
〔概要]
マルチドロップアクセス方式に用いるインタフェイスユ
ニットに関し、 1種類のインターフェイスユニットで、接続方法により
マスタユニットとスレーフ゛ユニットに自動的に切り替
わり、メインバスからのアクセスを、マスタバスとスレ
ーブバスへ同じタイミングで出力できるようにすること
を目的とし、 メインバス側接続用の第1のインターフェイス部と、バ
ス間のアクセスタイミングを制御するタイくング部と、
マスタ/スレーブ(M/s)判定部と、マスタバス或い
はスレーブバス側接続用の第2のインターフェイス部と
、第2のタイミング部と、前記M/S判定部の結果に応
じて接続元を選択するセレクタ部と、マルチドロップバ
ス側接続用の前記M/S判定部の結果に応じて接続の切
替機能を有するインターフェイス部からなり、M/S判
定部の判定結果によりマスタ用ユニット又はスレーブ用
ユニットとを自動設定するとともに、前記第1及び第2
のタイミング部によりマスタバスとスレーブバスへのア
クセスを同じタイミングで出力するように構成する。
ニットに関し、 1種類のインターフェイスユニットで、接続方法により
マスタユニットとスレーフ゛ユニットに自動的に切り替
わり、メインバスからのアクセスを、マスタバスとスレ
ーブバスへ同じタイミングで出力できるようにすること
を目的とし、 メインバス側接続用の第1のインターフェイス部と、バ
ス間のアクセスタイミングを制御するタイくング部と、
マスタ/スレーブ(M/s)判定部と、マスタバス或い
はスレーブバス側接続用の第2のインターフェイス部と
、第2のタイミング部と、前記M/S判定部の結果に応
じて接続元を選択するセレクタ部と、マルチドロップバ
ス側接続用の前記M/S判定部の結果に応じて接続の切
替機能を有するインターフェイス部からなり、M/S判
定部の判定結果によりマスタ用ユニット又はスレーブ用
ユニットとを自動設定するとともに、前記第1及び第2
のタイミング部によりマスタバスとスレーブバスへのア
クセスを同じタイミングで出力するように構成する。
本発明はマルチドロップアクセス方式に用いるインター
フェイスユニットに関し、更に詳しくいえば、複数のマ
ルチパスを持ったシステムにおいて、複数のバスを接続
するために利用されるものであり、特に1種類のインタ
ーフェイスユニットで、マスタユニットとスレーフ゛ユ
ニットとヲ自動切り替えにより共用できるようにしたマ
ルチドロップアクセス方式に用いるインターフェイスユ
ニットに関する。
フェイスユニットに関し、更に詳しくいえば、複数のマ
ルチパスを持ったシステムにおいて、複数のバスを接続
するために利用されるものであり、特に1種類のインタ
ーフェイスユニットで、マスタユニットとスレーフ゛ユ
ニットとヲ自動切り替えにより共用できるようにしたマ
ルチドロップアクセス方式に用いるインターフェイスユ
ニットに関する。
近年のコンピュータシステムの高速化に伴い、同一バス
上に接続されるユニットの縮小化が要求されている。
上に接続されるユニットの縮小化が要求されている。
このため、常時アクセスを行うユニットのみ、メインバ
スに接続し、その他のユニットはサブバスに接続する。
スに接続し、その他のユニットはサブバスに接続する。
従って、メインバスとサブバスとのインターフェイスユ
ニットが必要になる。
ニットが必要になる。
第4図は、従来のマルチドロップアクセス方式のシステ
ムブロック図であり、1はCPU、2はメインバス、3
はマスタバス、4はマルチドロップバス、5−1.5−
2はスレーブバス、6はマスタユニット、7−1.7−
2はスレーブユニットを示す。
ムブロック図であり、1はCPU、2はメインバス、3
はマスタバス、4はマルチドロップバス、5−1.5−
2はスレーブバス、6はマスタユニット、7−1.7−
2はスレーブユニットを示す。
マルチドロップアクセス方式においては、複数のバスを
接続するためのIFユニット(インタフェイスユニット
)として、メインバス2とのIFユニットであるマスタ
ユニット6と、そのユニットに接続されるバスとのJF
ユニットであるスレーブユニット7−1.7−2−が必
要である。
接続するためのIFユニット(インタフェイスユニット
)として、メインバス2とのIFユニットであるマスタ
ユニット6と、そのユニットに接続されるバスとのJF
ユニットであるスレーブユニット7−1.7−2−が必
要である。
マスタユニット6とスレーブユニットフー1.7−2−
とは、異なった構造のユニットを使用しており、これら
2種類のインターフェイスユニットが使用されていた。
とは、異なった構造のユニットを使用しており、これら
2種類のインターフェイスユニットが使用されていた。
また、マスタユニット6からは、複数のスレーブをアク
セスする時に、マスタバス3のアクセスタイミングと、
スレーブバス5−1.5−2、のアクセスタイミングが
同しタイミングでアクセスできるようになっている。
セスする時に、マスタバス3のアクセスタイミングと、
スレーブバス5−1.5−2、のアクセスタイミングが
同しタイミングでアクセスできるようになっている。
第5図は、従来のインターフェイスユニットの説明図で
あり、第4図と同符号は同一のものを示す。
あり、第4図と同符号は同一のものを示す。
マ(スフユニット6は、メインバス側、マスタバス側、
及びマルチドロップ側のそれぞれにインターフェイス部
TFを設けると共に、2つのタイミング部TMを設けた
構成となっている。
及びマルチドロップ側のそれぞれにインターフェイス部
TFを設けると共に、2つのタイミング部TMを設けた
構成となっている。
スレーブユニット7−1は、マルチドロップバス側と、
スレーブバス側とにそれぞれインターフェイス部JFを
設けると共に、1つのタイミング部TMを設けた構成と
なっている。
スレーブバス側とにそれぞれインターフェイス部JFを
設けると共に、1つのタイミング部TMを設けた構成と
なっている。
このように、マスタユニット6とスレーブユニット7−
1 (スレーブユニット7−2.7−3も同一構造)と
は異なる構造のインターフェイスユニットで構成されて
いる。
1 (スレーブユニット7−2.7−3も同一構造)と
は異なる構造のインターフェイスユニットで構成されて
いる。
上記のような従来のものにおいては、マスタユニットと
スレーブユニットの構造が異なり、共通には使用できな
っかったため、2種類のインターフェイスユニットの開
発が必要となる欠点があった。
スレーブユニットの構造が異なり、共通には使用できな
っかったため、2種類のインターフェイスユニットの開
発が必要となる欠点があった。
本発明は、このような従来の欠点を解消し、1種類のイ
ンターフェイスユニットで、接続方法にヨリマスタユニ
ットとスレーブユニットに自動的に切り替わり、メイン
バスからのアクセスを、マスタバスとスレーブバスへ同
しタイミングで出力できるようにすることを目的とする
。
ンターフェイスユニットで、接続方法にヨリマスタユニ
ットとスレーブユニットに自動的に切り替わり、メイン
バスからのアクセスを、マスタバスとスレーブバスへ同
しタイミングで出力できるようにすることを目的とする
。
第1図は本発明の原理図であり、以下、この図に基づい
て本発明の詳細な説明する。
て本発明の詳細な説明する。
本発明は、メインバスに接続されるマルチドロップバス
及びマスタバス、更にマルチドロップバスに接続される
スレーブバスの相互アクセスタイミングを制御し、バス
間を接続するマルチドロップ方式に用いるインターフェ
イスユニットに於いて、メインバス側接続用の第1のイ
ンターフェイス部10と、バス間のアクセスタイミング
を制御するタイミング部13と、接続先がマスタバスか
スレーブバスかを判定するマスタ/スレーブ(M/S)
判定部15と、マスタバス或いはスレーブバス側接続用
の第2のインターフェイス部12と、第2のタイミング
部14と、前記M/S判定部15の結果に応じて接続元
を選択するセレクタ部I6と、マルチドロップバス側接
続用の前記M/S判定部15の結果に応して接続の切替
機能を有するインターフェイス部11からなり、前記M
/S判定部15の判定結果によりマスタ用ユニット又は
スレーブ用ユニットとを自動設定するとともに、前記第
1及び第2のタイミング部13.14によりマスタバス
とスレーブバスへのアクセスを同じタイミングで出力す
るように調整することを特徴とする。
及びマスタバス、更にマルチドロップバスに接続される
スレーブバスの相互アクセスタイミングを制御し、バス
間を接続するマルチドロップ方式に用いるインターフェ
イスユニットに於いて、メインバス側接続用の第1のイ
ンターフェイス部10と、バス間のアクセスタイミング
を制御するタイミング部13と、接続先がマスタバスか
スレーブバスかを判定するマスタ/スレーブ(M/S)
判定部15と、マスタバス或いはスレーブバス側接続用
の第2のインターフェイス部12と、第2のタイミング
部14と、前記M/S判定部15の結果に応じて接続元
を選択するセレクタ部I6と、マルチドロップバス側接
続用の前記M/S判定部15の結果に応して接続の切替
機能を有するインターフェイス部11からなり、前記M
/S判定部15の判定結果によりマスタ用ユニット又は
スレーブ用ユニットとを自動設定するとともに、前記第
1及び第2のタイミング部13.14によりマスタバス
とスレーブバスへのアクセスを同じタイミングで出力す
るように調整することを特徴とする。
M/S判定部15は、メインバスからの接続があればマ
スタユニット、なければスレーブユニットと判定し、セ
レクタ部16と、マルチドロップバス側のインターフェ
イス(1とを制御し、タイミング部14では、マスタバ
スとスレーブバスへのアクセスを同しタイミングで出力
するように調整する。
スタユニット、なければスレーブユニットと判定し、セ
レクタ部16と、マルチドロップバス側のインターフェ
イス(1とを制御し、タイミング部14では、マスタバ
スとスレーブバスへのアクセスを同しタイミングで出力
するように調整する。
今、インターフェイス部10にメインバスからの接続が
あったことをM/S判定部15で判定すると、マスタユ
ニットとなるようにセレクタ部16及びインターフェイ
ス部11を切り替え制御する。
あったことをM/S判定部15で判定すると、マスタユ
ニットとなるようにセレクタ部16及びインターフェイ
ス部11を切り替え制御する。
これにより、セレクタ部I6は、タイミング部13から
の出力を選択し、タイミング部14、インターフェイス
部12を経由してマスタバス側へアクセスされると共に
、タイミング部13からの出力がマルチドロップバス側
へアクセスされるように切り替えられる。
の出力を選択し、タイミング部14、インターフェイス
部12を経由してマスタバス側へアクセスされると共に
、タイミング部13からの出力がマルチドロップバス側
へアクセスされるように切り替えられる。
また、メインバスからの接続がなければ、M/S判定部
15がこれを判定し、セレクタ部16とインターフェイ
ス部11をスレーブユニットとなるように切り替え制御
する。
15がこれを判定し、セレクタ部16とインターフェイ
ス部11をスレーブユニットとなるように切り替え制御
する。
この場合、セレクタ部16は、インターフェイス部11
からの出力を選択し、タイミング部14、インターフェ
イス部12を経由してスレーブバスへ、マスタユニット
と同じタイミングでアクセスされると共に、インターフ
ェイス部11は、スレーブバス側からの出力をマルチド
ロップバス側へ接続する。
からの出力を選択し、タイミング部14、インターフェ
イス部12を経由してスレーブバスへ、マスタユニット
と同じタイミングでアクセスされると共に、インターフ
ェイス部11は、スレーブバス側からの出力をマルチド
ロップバス側へ接続する。
本発明は上記のように構成したので、インタフェイスユ
ニットの接続を行うだけで、マスタユニットとスレーブ
ユニットが自動的に切り替わり、かつ、バスへの出力は
、タイミング部でタイミングをとるため、マスタバスと
スレーブバスが同じタイミングでアクセス可能となる。
ニットの接続を行うだけで、マスタユニットとスレーブ
ユニットが自動的に切り替わり、かつ、バスへの出力は
、タイミング部でタイミングをとるため、マスタバスと
スレーブバスが同じタイミングでアクセス可能となる。
このため、1種類のインターフェイスユニットで、マス
タユニットとスレーブユニットとが共用できるから、従
来のように、2種類のインターフェイスユニットを開発
する必要がない。
タユニットとスレーブユニットとが共用できるから、従
来のように、2種類のインターフェイスユニットを開発
する必要がない。
以下、本発明の実施例を図面に基づいて説明する。
第2図は、本発明の1実施例の構成図であり、10.1
1.12はインターフェイス部、I3、I4はタイミン
グ部、15はM/S (マスタ/スレーブ)判定部、1
6はセレクタ部を示す。
1.12はインターフェイス部、I3、I4はタイミン
グ部、15はM/S (マスタ/スレーブ)判定部、1
6はセレクタ部を示す。
また、17、I8はバッファ、19.20はAND(論
理積)ゲート、21.22はOR(論理和)ゲート、2
3はインバータ、24はプルアップ抵抗を示す。
理積)ゲート、21.22はOR(論理和)ゲート、2
3はインバータ、24はプルアップ抵抗を示す。
図示のインターフェイスユニットには、メインバス側に
、インターフェイス部10、タイミング部13、ORゲ
ート22、M/S判定部15を設け、マスタバスまたは
スレーブバス側に、インタフェイス部12、タイミング
部14、セレクタ部16を設け、更にマルチドロップバ
ス側にインターフェイス部11を設ける。
、インターフェイス部10、タイミング部13、ORゲ
ート22、M/S判定部15を設け、マスタバスまたは
スレーブバス側に、インタフェイス部12、タイミング
部14、セレクタ部16を設け、更にマルチドロップバ
ス側にインターフェイス部11を設ける。
M/S判定部I5は、メインバスに接続されていたら人
力がローレベルの「L」となり、接続されていなければ
入力はオーブンとなる。
力がローレベルの「L」となり、接続されていなければ
入力はオーブンとなる。
したがって、入力が「L」ならばA線には「L」が出力
され、B、%9にはインバータ23で反転されたハイレ
ベルのrH,信号が出力され、セレクタ部16とインタ
ーフェイス部11を制御してマスタユニットに自動設定
する。
され、B、%9にはインバータ23で反転されたハイレ
ベルのrH,信号が出力され、セレクタ部16とインタ
ーフェイス部11を制御してマスタユニットに自動設定
する。
M/S判定部15の入力がオーブンの場合は、ハイレベ
ル電源に接続されたプルアップ抵抗により、A線がrH
」となり、B線が「L」となり、この信号でセレクタ部
16とインターフェイス部11を制御し、スレーブユニ
ットに自動設定する。
ル電源に接続されたプルアップ抵抗により、A線がrH
」となり、B線が「L」となり、この信号でセレクタ部
16とインターフェイス部11を制御し、スレーブユニ
ットに自動設定する。
上記のようなマスタユニットとスレーブユニットの自動
切り替え設定は、次のようにして行われる。
切り替え設定は、次のようにして行われる。
(イ)マスタユニットの場合、
A線がrLJ、B線がrH」であるから、セレクタ部1
6では、アントゲ−120が開かれ、アンドゲート19
が閉じると共に、インターフェイス部11では、バッフ
ァ17が使用状態となり、バッファ18が不使用状態と
なる。
6では、アントゲ−120が開かれ、アンドゲート19
が閉じると共に、インターフェイス部11では、バッフ
ァ17が使用状態となり、バッファ18が不使用状態と
なる。
したがって、メインバス側からの信号は、インターフェ
イス部10→タイミング部13→バッファ17の順でマ
ルチドロップバスへ出力すると共に、インターフェイス
部10→タイξング部13→アンドゲート20→タイミ
ング部14→インタフェイス部12を通ってマスタバス
へ出力する。
イス部10→タイミング部13→バッファ17の順でマ
ルチドロップバスへ出力すると共に、インターフェイス
部10→タイξング部13→アンドゲート20→タイミ
ング部14→インタフェイス部12を通ってマスタバス
へ出力する。
マルチドロップバスからの信号は、バッファ17→オア
ゲート22→タイミング部13→インタフェイス部10
のj順でメインバス側に出力し、マスタバス側からの信
号は、インターフェイス部12→タイミング部14→オ
アゲート22→タイミング部13→インターフェイス部
10の順でメインバスに出力する。
ゲート22→タイミング部13→インタフェイス部10
のj順でメインバス側に出力し、マスタバス側からの信
号は、インターフェイス部12→タイミング部14→オ
アゲート22→タイミング部13→インターフェイス部
10の順でメインバスに出力する。
(ロ)スレーブユニットの場合、
A線がrHJ、B線が「L」であるから、セレクタ部1
6ではアントゲ−119が開、アンドゲート20が閉と
なり、インターフェイス部11では、バッファ18が使
用状態となり、バッファ17が不使用状態となる。
6ではアントゲ−119が開、アンドゲート20が閉と
なり、インターフェイス部11では、バッファ18が使
用状態となり、バッファ17が不使用状態となる。
これにより、マルチドロップバスとスレーブバスとが接
続されアクセス可能となる。
続されアクセス可能となる。
第3図は、本発明に係るインターフェイスユニットの使
用例を示した図であり、第2図及び第4図と同符号は同
一のものを示す。
用例を示した図であり、第2図及び第4図と同符号は同
一のものを示す。
図示のマスタユニット6とスレーブユニット7−1は、
本発明に係るインターフェイスユニットを、それぞれマ
スタユニット、スレーブユニットとして用いたものであ
り、内部構造は同一のものである。
本発明に係るインターフェイスユニットを、それぞれマ
スタユニット、スレーブユニットとして用いたものであ
り、内部構造は同一のものである。
マスタユニット6は、メインバスが接続されており、こ
れをM/S判定部15で判定し、セレクタ16とインタ
ーフェイス部11を制御する。
れをM/S判定部15で判定し、セレクタ16とインタ
ーフェイス部11を制御する。
その結果、メインバス2と、マスタバス3及びマルチド
ロップバス4とが接続されてアクセス可能となり、タイ
ミング部14によりマスタバスとスレーブバス・とが同
じタイミングでアクセス可能となる。
ロップバス4とが接続されてアクセス可能となり、タイ
ミング部14によりマスタバスとスレーブバス・とが同
じタイミングでアクセス可能となる。
また、スレーブユニット7−1は、メインバスに接続さ
れていないから、M/S判定部15の入力はオーブンと
なっている。
れていないから、M/S判定部15の入力はオーブンと
なっている。
この状態で、セレクタ部16とインターフェイス部11
の制御を行い、マルチドロップバス4と、スレーブバス
5−1とを接続してアクセス可能とする。
の制御を行い、マルチドロップバス4と、スレーブバス
5−1とを接続してアクセス可能とする。
このように、t!1fflのインターフェイスユニット
を、マスタユニットとスレーブユニットとに自動的に切
り替えて使用可能となり、また、この場合に、マスタバ
スとスレーブバスが同じタイミングでアクセス可能とな
る。
を、マスタユニットとスレーブユニットとに自動的に切
り替えて使用可能となり、また、この場合に、マスタバ
スとスレーブバスが同じタイミングでアクセス可能とな
る。
以上説明したように、本発明によれば次のような効果が
ある。
ある。
(1)1種類のインターフェイスユニットで、マスタユ
ニットとスレーブユニットに自動的に切り替えて使用で
きるから、マルチドロップアクセス方式に用いるインタ
ーフェイスユニットとして、従来のように2種類のイン
ターフェイスユニットを開発する必要がない。
ニットとスレーブユニットに自動的に切り替えて使用で
きるから、マルチドロップアクセス方式に用いるインタ
ーフェイスユニットとして、従来のように2種類のイン
ターフェイスユニットを開発する必要がない。
(2) マスタユニットとスレーフ゛ユニットトカ自
動切り替えのため、設定間違いが無い。
動切り替えのため、設定間違いが無い。
(3)メインバスからのアクセスを、マスタバスとスレ
ーブバスへ同じタイミングで出力できる。
ーブバスへ同じタイミングで出力できる。
第1図は本発明に係るマルチドロップアクセス方式に用
いるインターフェイスユニットの原理図、第2図は本発
明の1実施例の構成国、 第3図は本発明に係るインターフェイスユニットの使用
例を示した図、 第4図は従来例のシステムブロック図、第5図は従来例
のインターフェイスユニットの説明図である。 l01II、12−インターフェイス部13.14−タ
イミング部 15−M / S判定部 16−セレクタ インターフェイスユニット 本発明の原理面 第1図 実漁伊1の#成閉 第2図 本弁明にイ示ろインター7エイズユニ、7トの使用例従
来例のシステムフ゛ロック図 第4図
いるインターフェイスユニットの原理図、第2図は本発
明の1実施例の構成国、 第3図は本発明に係るインターフェイスユニットの使用
例を示した図、 第4図は従来例のシステムブロック図、第5図は従来例
のインターフェイスユニットの説明図である。 l01II、12−インターフェイス部13.14−タ
イミング部 15−M / S判定部 16−セレクタ インターフェイスユニット 本発明の原理面 第1図 実漁伊1の#成閉 第2図 本弁明にイ示ろインター7エイズユニ、7トの使用例従
来例のシステムフ゛ロック図 第4図
Claims (1)
- 【特許請求の範囲】 メインバスに接続されるマルチドロップバス及びマスタ
バス、更にマルチドロップバスに接続されるスレーブバ
スの相互アクセスタイミングを制御し、バス間を接続す
るマルチドロップ方式に用いるインターフェイスユニッ
トに於いて、 メインバス側接続用の第1のインターフェイス部(10
)と、バス間のアクセスタイミングを制御するタイミン
グ部(13)と、接続先がマスタバスかスレーブバスか
を判定するマスタ/スレーブ(M/S)判定部(15)
と、 マスタバス或いはスレーブバス側接続用の第2のインタ
ーフェイス部(12)と、第2のタイミング部(14)
と、前記M/S判定部(15)の結果に応じて接続元を
選択するセレクタ部(16)と、 マルチドロップバス側接続用の前記M/S判定部(15
)の結果に応じて接続の切替機能を有するインターフェ
イス部(11)からなり、 前記M/S判定部(15)の判定結果によりマスタ用ユ
ニット又はスレーブ用ユニットとを自動設定するととも
に、前記第1及び第2のタイミング部(13、14)に
よりマスタバスとスレーブバスへのアクセスを同じタイ
ミングで出力するように調整することを特徴とするマル
チドロップ方式に用いるインターフェイスユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988889A JP2807269B2 (ja) | 1989-08-01 | 1989-08-01 | マルチドロップアクセス方式に用いるインターフェイスユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988889A JP2807269B2 (ja) | 1989-08-01 | 1989-08-01 | マルチドロップアクセス方式に用いるインターフェイスユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0363750A true JPH0363750A (ja) | 1991-03-19 |
| JP2807269B2 JP2807269B2 (ja) | 1998-10-08 |
Family
ID=16415278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19988889A Expired - Lifetime JP2807269B2 (ja) | 1989-08-01 | 1989-08-01 | マルチドロップアクセス方式に用いるインターフェイスユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807269B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06167362A (ja) * | 1992-11-27 | 1994-06-14 | Matsushita Electric Ind Co Ltd | マスタ・スレーブ切り替え式計測装置 |
| EP1033659A3 (en) * | 1999-03-01 | 2006-06-14 | Hitachi, Ltd. | Information processing apparatus |
| US7913005B2 (en) * | 2000-08-11 | 2011-03-22 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| JP2016054367A (ja) * | 2014-09-03 | 2016-04-14 | 古河電気工業株式会社 | マスター・スレーブネットワーク装置 |
-
1989
- 1989-08-01 JP JP19988889A patent/JP2807269B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06167362A (ja) * | 1992-11-27 | 1994-06-14 | Matsushita Electric Ind Co Ltd | マスタ・スレーブ切り替え式計測装置 |
| EP1033659A3 (en) * | 1999-03-01 | 2006-06-14 | Hitachi, Ltd. | Information processing apparatus |
| US7913005B2 (en) * | 2000-08-11 | 2011-03-22 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| US20110145453A1 (en) * | 2000-08-11 | 2011-06-16 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| US8539126B2 (en) * | 2000-08-11 | 2013-09-17 | Round Rock Research, Llc | Capacitive multidrop bus compensation |
| JP2016054367A (ja) * | 2014-09-03 | 2016-04-14 | 古河電気工業株式会社 | マスター・スレーブネットワーク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2807269B2 (ja) | 1998-10-08 |
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