JPH0364111A - メモリ装置及びそれを用いたディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、ディジタルフィルタに用いるディジタル信
号処理装置及びそれに内蔵されたメモリ装置に関し、特
にＦＩＲ（Ｆ　１ｎｉｔｅ　　Ｉ　ｍｐｕｌｓｅ　　Ｒ
ｅ５ｐｏｎｓｅ）フィルタの積和演算用の数値を格納す
るメモリ装置及びその演算を行うディジタル信号処理装
置に関する。

〔従来の技術〕

ディジタルフィルタとして例えばＦＩＲフィルタを実現
する場合、サンプリング周期毎にサンプリングデータＸ
。−〇　とフィルタ係数り、とで下記（１）式に示す積
和演算を実行しなければならない。

但しに：サンプリング回数 ｎ：ディジタルフィルタのタップ数 （自然数） 第１４図はＰＩＲフィルタによる（１）式に示すフィル
タ演算の処理フロー図であり、最新のサンプリングデー
タＸつとフィルタ係数ｈ０とを乗算し、それと前回のサ
ンプリングデータＸｋ−１とフィルタ係数り、との乗算
結果とを加算し、これを順に繰り返して（１）式に示す
積和演算を行う。

第９図はＦＩＲフィルタを実現するための従来のディジ
タル信号処理装置（以下Ｄｅｇｉｔａｌ　　Ｓ　ｉｇｎ
ａｌＰ　ｒｏｃｅｓｓｏｒ　ＤＳＰという）の主要部の
構成を示すブロック図である。図において２００はサン
プリングデータＸ（ｋ、、ｉ、を格納するためのデータ
ＲＡＭであり、該データｌ１ｌＡｌ’ｌ　２００内のサ
ンプリングデータＸ（ｋはデータＲＯＭ２０１に予め格
納しであるフィルタ係数ｈ８と共に乗算器２０２に与え
られる。乗算器２０２ではそれらを乗算し、その乗算結
果を加算器（ＡＬＵ）２０３の一端に与える。加算器２
０３の他端には後述するアキュムレータ（ＡＣＣ）　２
０４に保持されたそれ以前の加算結果が与えられており
、それらの加算が行われる。加算結果はアキュムレータ
２０４に保持され、次のタイミングで加算器２０３の他
端に与えられる。

このように構成されたＤＳＰでは、データＲＡＭ　２０
０に格納されたサンプリングデータＸｎ−＝ｒ　　と、
データＲＯＭ２０１に格納されているフィルタ係数り、
とが毎サイクル毎に続出され、乗算器２０２に入力され
る。その乗算結果が加算器２０３の一端に入力され、他
端に入力されたアキュムレータ２０４の保持値即ち前回
の加算結果と加算される。このようにして第１４図の処
理フローで示す（１）式の積和演算を高速に実行できる
。

次にこのときのデータＲＡＭ　２００及びデータＲＯＭ
２０１におけるデータの配列について説明する。第１１
図はデータＲＯＭに書込まれているフィルタ係数り。

の配列順を示す図であり、最新のサンプリングデータＸ
３に対する係数ｈｏがアドレス０に、また最古のサンプ
リングデータＸ３−（Ｎ−１）に対するフィルタ係数Ｘ
　ｋ−（Ｎ−１１がアドレスＮ−１に書かれている。こ
れらのフィルタ係数り、は予め定められており、ＲＯＭ
化され゛ているので、この配列を演算中に変更すること
はできない。第１２図はデータＲＡＭに書込まれるサン
プリングデータＸ（ｋ−４１の配列順を示す図であり、
常に最新のサンプリングデータがアドレス０に、また最
古のサンプリングデータがアドレスＮ−１に書込まれる
。例えばサンプリング時刻ｔ１において第１２図（ａ）
に示す配列順であったものが、それより１サンプリング
周期後のサンプリング時刻ｔｋ＋＋には第１２図（ｂ）
の状態に配列順を変化させることにより第１４図に示す
処理フローに従ったＦＩＲフィルタの出力を容易に得る
ことができる。即ちＦＩＲフィルタでは各サンプリング
周期毎に、次周期での演算のためにサンプリングデータ
を１周期分遅延させることにより、高速な演算処理が可
能となる。

このデータＲＯＭＩに書込まれるサンプリングデータの
１周期遅延を容易に実現するものとして特開昭６３−２
６６５７６号公報に開示されたものがある。第１０図は
前記公報に開示されたＤＳＰのデータＲＯＭ１Ｍの構成
を示すブロック図である。図において２００はデータＲ
ＯＭであり、ＤＳＰ内の図示しない制御回路から供給さ
れる基本クロック信号φ。に従って動作し、そのメモリ
サイクルは基本クロック信号φ。

によって規定される。またデータＲＡＭ　２００は制御
回路から制御信号として供給されるメモリイネーブル信
号？ＩＥに従って前記メモリサイクルを単位期間として
選択状態とされる。このときデータＲＡＭ２００は、制
御回路から供給されるアドレスシフトモード信号ＳＮ及
びリード・ライト信号Ｒ／Ｈに従ってその動作モードが
決定される。即ち上記各信号がタイミング発生回路５に
与えられ、それらにより各部への後述する制御信号が生
成される。またデータＲＡＭ　２００内には人力された
アドレス信号をデコードするデコーダ１２と、ワード線
及びデータ線からなるメモリアレイ１３と、データ線を
接続したセンスアンプ１１とから構成される記憶素子と
してのＲＡＭセル部１０が設けられており、そこへのサ
ンプリングデータのラッチ及びそこから読出されたサン
プリングデータをラッチするデータバ・ソファ３を介し
てサンプリングデータの人出力が行われる。またＲＡＭ
セル部１０に与えるアドレスはアドレスポインタ７で指
定され、その出力たるに十Ｉビットのアドレス信号式〇
〜Ａｋ及びそれをプラスＩ回路８で＋１したアドレス信
号がセレクタ９に与えられる。セレクタ９にはタイミン
グ発生回路５からのタイ旦ング信号中φ、２が与えられ
、それの”Ｌ”、　　’Ｍイ″によりアドレスポインタ
７のアドレス信号Ａ０〜Ａ、又はプラス１回路８の出力
を選択し、相補内部アドレス信号、ＬＪ〜〜−０４−と
してデコーダ１２に出力する。デコーダ１２にはタイミ
ング発生回路５からタイミング信号φ。が与えられ、そ
の“Ｈ”のときに相補内部アドレス信号ｎ　〜ｈ−のデ
コードを行う。またセンスアンプ１１にはタイミング信
号φ５゜が与えられ、その“Ｈ”によりメモリアレイ１
３のデータ線のデータが読出される。またデータバッフ
ァ３にはタイミング発生回路５からライト信号φ８及び
リード信号φ、が与えられ、それらのＨ°″によりサン
プリングデータの書込み、読出しを行う。

次に以上の如く構成された従来のデータＲＡＭの動作に
ついて説明する。第１３図はデータＲＡＭのアクセス動
作を示すタイミングチャートである。データＲＡＭ　２
００はその前半のメモリサイクルで実線で示す通常の読
出しモード又は破線で示す通常の書込みモードが行われ
、後半のメモリサイクルでアドレスシフトモードが行わ
れる。アドレスシフトモードはアドレスシフトモード信
号ＳＮが“Ｈ”のとき実行されるモードであり、このモ
ードにおいてデー７１７４Ｍ　２００は、メモリサイク
ルの前半においてサンプリングデータを読出し、その後
半において続出されたサンプリングデータを次のサンプ
リング周期に対応するアドレスに書込む。これによりフ
ィルタ演算に係る積和演算のサンプリングデータの読出
しとシフトとが同時に行え、高速処理が可能となる。そ
して与えられたアドレス信号をもとに次のサンプリング
周期に対応するアドレス信号を得るためにプラス１回路
８と２つのアドレス信号を選択するセレクタ９とがある
。

データ［ｌＡＭ　２００は、基本クロック信号φ。の立
上りに先立ってメモリイネーブル信号間がＩＩ　ＨＩＩ
となり、次のｉメそリサイクル期間だけ選択状態とされ
る。このメモリイネーブル信号ＭＥと同時にアドレスシ
フトモード信号ＳＮ及びリード・ライト信号Ｒ／’Ｗが
ｕ　Ｈｔ＋又は“′Ｌ”となるデータＲＡＭ２００の動
作モードが設定される。

第１３図においてデータＲＡＭ　２００はメモリイネー
ブル信号間及びリードライト信号Ｒ／Ｗが“ＨＩＴとな
り、アドレスシフトモード信号ＳＮがＬ′′となること
で次のメモリサイクルにおいて通常の読出しモードで選
択状態とされる。データＲＡＭ　２００にはメモリイネ
ーブル信号ＭＥとに＋１　ビットのアドレス信号Ａ、−
Ａｋが供給される。アドレス信号Ａ０〜Ａｌｌは所望の
データの格納アドレス“ｈ゛を指定している。これらの
アドレス信号はアドレスシフトモード信号ＳＮが“Ｌ″
′とされ、タイミング信号φ□が“Ｌ”とされることか
らセレクタ９によって選択され、相補内部アドレス信号
二〜ととしてデコーダ１２に供給される。

データＲＡＭ　２００では基本クロック信号φ。の立上
りエツジで、メモリイネーブル信号間が”トＩ゛である
ので、タイ果ング信号φ、Ｑがｌメモリサイクル期間だ
け”Ｈ“′となり、少しずつ遅れてタイミング信号φ８
１及びリード信号φ４が順に“Ｈ゛となる。タイミング
（言置φａＱが“Ｈｎどなることで、デコーダ１２が動
作状態となり、アドレス信号Ａ０〜Ａ、によって指定さ
れる１本のワード線、即ちアドレス゛ｈ１１に対応する
ワード線が選択状態となる。またタイミング信号量、が
”４１”となることでセンスアンプ１１が動作状態とな
り、選択されたワード線に結合されたメモリセルから対
応するデータ線に出力される読出し信号が、対応するセ
ンスアンプ１１の単位回路によって増幅される。

次にリード信号量、が“Ｈ”となることで、センスアン
プ１１によって増幅されたアドレス“ｈ′の読出しデー
タがデータバッファ３に格納される。

そして基本クロックφ。に先立ってメモリイネーブル信
号量が“Ｌ”となったことで読出しモードは終了し、デ
ータＲＡＭ　２００の各回路は非選択状態となる。

基本クロック信号量。の立上りエツジにおいて、メモリ
イネーブル信号ＭＥが“Ｈ″とされ、同時にリード・ラ
イト信号Ｒ／Ｗが“Ｌ”°とされる場合、データＲＡＭ
　２００は通常の書込みモードを開始する。

このとき、データＲＡＭ　２００では、第１３図に破線
で示されるように、ワード線の選択動作が終了した時点
でライト信号量８が“Ｈ”となり、図示しないデータバ
スを介して供給される書込みデータが、データバッファ
３を介して選択された複数のメモリセルに入力される。

一方、第１３図の後半に示されるように、基本クロック
信号量。の立上りエツジにおいてメモリイネーブル信号
ＭＥが“Ｈ゛とされ、同時にアドレスシフトモード信号
ＳＮが“Ｈ”とされる場合、データＲＡＭ　２００はア
ドレスシフトモードを開始する。

データＲＡＭ　２００にはメモリイネーブル信号ＭＥと
ともにアドレス信号Ａ０〜Ａ３が供給され、リード・ラ
イト信号Ｒ／Ｗは“Ｈ”とされる。アドレス信号Ａ６〜
Ａｋは、所望のサンプリングデータが格納されるアドレ
ス“ｉ”を指定している。

データＲＡＭ　２００では、基本クロック信号量。の立
上りエツジでメモリイネーブル信号ＭＩＥが“Ｈ”であ
ることから、タイミング信号φ□が１メモリサイクル期
間だけ“ＨＩＩとなり、少しづつ遅れてタイミング信号
φ□及びφ７が順に”ＨＩＩとなる。

これにより、上述の読出しモードの場合と同様な続出し
動作が行われ、アドレス“ＨＴ１のメモリセルの記憶デ
ータがデータバッファ３に格納される。

ところが、基本クロック信号量。が“Ｌ゛となる立下り
エツジにおいて、アドレスシフトモード信号ＳＭｉ＜“
Ｈ”とされることから、データＲＡＭ　２００ではタイ
ミング信号φ□が“Ｈ”とされる。これによりセレクタ
９ではプラス１回路８の出力信号すなわちアドレス信号
“ｉ＋１”が選択され、相補内部アドレス信号五〜１１
としてデコーダ１２に供給される。また、このとき、タ
イミング信号量。

が“Ｈ゛とされるのに先立ってタイミング信号φ、ＩＩ
が一時的に“Ｌ　ＩＩとされ、デコーダ１２にょるデコ
ード動作が終了する時点で再度“Ｈ“とされる。

つまり、アドレス信号が遷移し、デコーダ１２によるデ
コード動作が過渡状態となる期間において、デコーダ１
２のワード線選択動作は禁止され、いずれのワード線も
非選択状態となる。

タイミング信号量、。が再度“Ｈ″とされることによっ
て、アドレス“ｉ＋１”に対応するワード線が選択状態
とされる。このとき、各データ線及びセンスアンプ１１
にはこのメモリサイクルの前半で読出されたアドレス信
号”の読出し信号が確立されたままとなっている。した
がって、メモリサイクルの後半で選択されたワード線す
なわちアドレス“ｉ千１″のメモリセルには読出された
アドレス“ｉ゛″のサンプリングデータが書込まれる。

つまり、アドレス“ｉ″から読出されたサンプリングデ
ータは、バスを介して出力されると共に、そのまま次の
サンプリング周期に対応するアドレス“ｉ＋１”に書込
まれ、実質的にサンプリングデータのシフト処理が実現
される。

〔発明が解決しようとする課題〕

このように構成された従来のデータＲＡＭにおいてはフ
ィルタ演算に係る積和演算のためのサンプリングデータ
の読出しが行われるアドレスシフトモードにおいて、デ
ータの読出し時に必ず読出しアドレスにプラスｌしたア
ドレスにデータの書込みが行われるため、読出しのとき
に比べ多くのトランジスタを動作させねばならず、消費
電力が増加するという問題点があった。

この発明は斯かる事情に鑑みてなされたものであり、デ
ータＲＡＭにおいてデータの配列をマシンサイクル間に
全て変更するのではなく、アドレスポインタで指定する
アドレスを変更することにより高速でアクセスでき、消
費電力を減少させたメモリ装置及びそれを用いたＤＳＰ
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るメモリ装置はクロ・ンクを計数する２ｎ
ビットの第１のカウンタと、第１のカウンタの下位ｎビ
ットが桁上りするか又は、任意の初期値となったとき、
上位ｎビットの計数値を初期値として前記クロックを計
数する第２のカウンタと、該第２のカウンタの値をアド
レスとして用いアクセスされる第１のメモリとを設け、
前記第２のカウンタの初期値で示すアドレスにデータを
書込むと共に、前記第２のカウンタが示すアドレスに書
込まれたデータを読出すようにしたものであり、この発
明に係るディジタル信号処理装置は、前記メモリ装置と
、第１のカウンタの下位ｎビ・ントの値をアドレスとし
て用いアクセスされる第２のメモリとを設け、それらの
出力を積和演算するようにしたものである。

〔作用〕

この発明のメモリ装置においては、第１のカウンタの下
位ビットが２″回計数すると次のサンプリングが行われ
、第２のカウンタの値がインクリメントされ、そのとき
データの書込みが行われる。

従って書込みが下位ｎビットの２″回毎に行われるサン
プリング周期に１回しか行われず、書込みに要する電力
消費が減少する。

〔実施例〕

以下、この発明をその一実施例を示す図面に基づいて説
明する。第１図はこの発明に係るメモリ装置の構成を示
すブロック図である。図において１００はメモリ装置で
あり、サンプリングデータを格納するデータＲＡＭ　２
００とフィルタ係数を格納しであるデータＲＯＭ　２０
１とを有している。またｌは２ｎビットのライトアドレ
スカウンタであり、図示しない制御回路から供給される
クロックφ１を計数し、その上位ｎビットの計数結果を
アドレスカウンタ２に、下位ｎビットの計数結果をタイ
くング発生回路５及びデータＲＯ？’ｌ　２０１に夫々
供給する。データＲＯＭ　２０１は下位ｎビットの計数
結果をフィルタ係数の読出し時のアドレス指定に用いる
。

タイミング発生回路５は下位ｎビットの計数結果及びク
ロックφ１をもとに、ライト信号−Ｒ及びカウント信号
ＣＴを生成する。ライト信号ＷＲはアドレスカウンタ２
及びデータＲＡＭ　２００に与えられ、ライトアドレス
カウンタ１の上位ｎビットをアドレスカウンタ２にロー
ドし、データＲＡＭ　２００にサンプリングデータを書
込むとき、即ち下位ｎビットがＯとなる２°回毎に”Ｈ
”となり、それらの制御信号として用いられる。またカ
ウント信号ＣＴはアドレスカウンタ２に与えられ、アド
レスカウンタ２の計数に用いられる。このシフト信号Ｃ
Ｔは通常はクロックφ、と同じタイミングであるが、ラ
イト信号ＷＲが°ＨＩＩのときは“Ｌ”となる。

アドレスカウンタ２でアドレス指定されたデータＲＡＭ
？　２００のサンプリングデータはデータレジスタＡ３
に図示しない制御回路から供給されたクロックφ。でラ
ッチされ、またライトアドレスカウンタ１の下位ｎビッ
トでアドレス指定されたデータＲＯＭ　２０１のフィル
タ係数はデータレジスタＡ３に同時にラッチされる。

次にこのように構成されたメモリ装置１００のアドレス
カウンタ２でのアドレッシングについて説明する。ライ
トアドレスカウンタ１は２ｎビットあり、クロックφ１
によりインクリメントされる。

ライトアドレスカウンタ１の下位ｎビットはデータＲＯ
Ｍ　２０１のアドレスとして常に出力され、Ｏから２’
−１までの値を指し示し、上位ｎピントはアドレスカウ
ンタ２の初期値として出力される。

タイミング発生回路５ではライトアドレスカウンタ１の
出力の下位ｎビットが全て“Ｈ”＝２″１から全て“Ｌ
゛＝０に変化したことを検出してライト信号−Ｒを出力
し、アドレスカウンタ２にライトアドレスカウンタ１か
ら出力される上位ｎビットの値を計数の初期値として入
力する。即ちライト信号−Ｒは前述した如く２′１マシ
ンサイクル毎に１度イネーブル状態＝“Ｈ″になり、Ｄ
ＳＰはこの２１％マシンサイクルが１サンプリング周期
となる動作速度で処理を実行する。ゆえに、ライトアド
レスカウンタ１の下位ｎビットはｌサンプリング周期で
Ｏ〜２”−１まで１周し、それが示すアドレスによりデ
ータＲＯＭ　２０１をアクセスし、ライトアドレスカウ
ンタ１の上位ｎビットは１サンプリング周期毎に１ずつ
増加し、それが指し示すデータＲＡＭ　２００のアドレ
スへサンプリングデータの書込みが行われる。またアド
レスカウンタ２では人力されるライトアドレスカウンタ
１の上位ｎビットを初期値としてカウント信号ＣＴによ
りｌずつ増加し、それが指し示すアドレスによりデータ
ＲＡＭ２００をアクセスする。

次にこのように構成されたメモリ装置１００の動作を説
明する。

第２図はメモリ装置のアドレッシング動作を説明するタ
イミングチャート、第３図及び第４図はデータＲＡＭ及
びデータＲＯＭでのデータ配列を示す図である。

第４図に示す如くデータＲＯＭ　２０１内にはアドレス
０に最新のサンプリングデータに対するフィルタ係数ｈ
０が、またアドレスｌから順にアドレス２’ｉまでに最
古のサンプリングデータに対応するフィルタ係数ｈ２ｎ
−１から順に新しいフィルタ係数ｈ２”−２’・・ｈ、
が格納されている。

ｋ番目のサンプリングデータＸｋをサンプリングする時
刻ｔｋは ｔ、Ｉ＝にΔｔ　　・・・（２） 但し、ｋ＝ｏ、１．２・・・ ΔＬ：サンプリング周期 と表され、サンプリング周期Δを毎にサンプリングデー
タＸｋがデータＲＡＭ　２００のアドレスｉに書込まれ
る。このｋとｉとの関係は ｉ　＝　ｋ　（＋ｗｏｄ、　２　’　）　　”（３）但
し、ｉ＝ｏ、１．　　・・・、　　２’−１となる。こ
こで（３）式はｋを２″で割った余りがアドレスｉとな
ることを示している。

また、サンプリング周期Δｔの間にディジタルフィルタ
の演算を実行するためには、 Ｔ＝Δｔ／２”　　　・・・（４） 但し、２ｆ１　：ディジタルフィルタのタップ数の期間
に１回データＲＯＭ　２０１及びＲＡＭ　２００よりデ
ータを読出し、積和演算を行わなければならないのでＲ
ＡＭ　２０１の続出データのアドレスｌは１　＝　（ｉ
＋ｐ）（ｍｏｄ、２”　）　　・”（５）但し、ｐ＝ｏ
、１．　　・・・、２１１−１−で与えられる。上記（
４）式の期間Ｔがクロックφ０及び同φ１の１周期に対
応し、前記ｉはライトアドレスカウンタ１の出力の上位
ｎビットの値に、上記ｐは下位ｎビットの値に夫々対応
し、また上記２はアドレスカウンタ２の出力ｎビットの
値に対応する。

サンプリング時刻ｔｋ−１においてサンプリングデータ
Ｘｋ−１がデータＲＡＭ　２００のアドレスミー１に書
込まれたとする。このときのデータＲＡＭ　２００にお
けるサンプリングデータの配列は第３図（ａ）に示す如
くアドレスｉに最古のサンプリングデータＸ　ｋ−！Ｄ
が格納され、それからアドレス２’−１まで順にそれよ
り新しいサンプリングデータが格納されている。そして
アドレス０から順にサンプリングデータＸ　ｋ−４＋　
　Ｘｋ−（ｉ−１＞・・・Ｘカー２が格納されている。

この状態をデータＲＡＭ　２００の初期状態として、サ
ンプリング時刻ｔｋにおいて、ライトアドレスカウンタ
１の下位ｎビットが全て“Ｌ″、即ち（５）式において
ｐ＝ｏとなると、ライト信号ＷＲが“Ｌ”から“Ｈ”に
転じ、ライトアドレスカウンタ１の上位ｎビットの値ｉ
がアドレスカウンタ２にロードされ、値ｉがアドレスカ
ウンタ２の初期値としてセットされる。サンプリングデ
ータＸｋはアドレスカウンタ２の値ｉをアドレスとして
データＲＡＭ２００に書込まれ、データＲＡＭ　２００
は第３図（ｂ）に示す状態になる。第３図（ｂ）では値
ｉが指し示すアドレスにサンプリング時刻し、ｌの最新
のサンプリングデータＸ、が、また値ｉ＋１が指し示す
アドレスの最古のデータＸ　ｋ−＋２　ｎ−ｔ＞が書込
まれている。

即ち第３図（ａ）における最古のサンプリングデータの
配置位置にサンプリング時刻ｔｋにおける最新のサンプ
リングデータＸ、を書込み、第３図（ｂ）に示す配置を
得た。また、サンプリングデータＸ６はクロックφ。の
タイ逅ングでデータＲＡＭ　２００に書込まれると共に
データレジスタＡ３に人力される。

一方データＲＯＭ　２０１　はライトアドレスカウンタ
１の下位ｎビットによりアクセスされるので、アドレス
Ｏに格納されているフィルタ係数ｈ０がクロックφ。の
タイミングで読出され、データレジスタＢ４に入力され
る。

ライト信号ＷＲが“Ｌ　Ｉ＋となり、データの読出しサ
イクルの状態となると、クロックφ、によりライトアド
レスカウンタ１とアドレスカウンタ２とがインクリメン
トされｐ−ｔとなり、ｌｉＡＭ　２００のアドレスｌと
して（５）式より Ｒ＝　（ｉ＋１）（ｉｏｄ、２”　）　−ｔ＋１が得ら
れ、データＲＡＭ　２００のアドレスｉ　＋　１に格納
されている最古データＸ　ｋ−（２ｎ−１１が、またデ
ータＲＯＭ　２０１からはアドレス１に格納されている
フィルタ係数ｈ２ｎ−１が夫々続出され、データレジス
タＡ３とデータレジスタＢ４とに夫々人力される。

さらに次のクロックφ１により、ライトアドレスカウン
タ１とアドレスカウンタ２とがインクリメントされ、Ｐ
＝２となり、（５）式よりアドレス量＋２に格納されて
いる最古のサンプリングデータより１つ新しいサンプリ
ングデータＸ１ｌ−（２１１−２１が、またデータＲＯ
Ｍ　２０１からはアドレス２に格納されているフィルタ
係数ｈ２ｎ−２が夫々読出され、データレジスタＡ３と
データレジスタＢ４とに夫々人力される。この動作をラ
イトアドレスカウンタ１の下位ｎビットが全て“Ｈ“、
即ちｐ＝２”−１になるまで繰返す。この期間にアドレ
スカウンタ２は２”−１回インクリメントされ、最新サ
ンプリングデータｘｋ、最古すンプリングデータＸｋ−
（２ｒ＋Ｘｋ−＋２ｎ−９・・・＋Ｘｋ−１という順に
サンプリングデータが順次データレジスタＡ３に読出さ
れる。

またデータＲＯＭ　２０１はライトアドレスカウンタ１
の下位ｎビットをアドレスとしてアドレスＯ１同ｌ・・
・、同２”−１に前述した順で格納されているフィルタ
係数ｈ　Ｏｌｂ　ｚｎ−１・・・ｈｌをデータレジスタ
Ｂ４に読出す。

サンプリング時刻ｔア＋１になり、再度ライトアドレス
カウンタ１の下位ｎビットが全て“Ｈ”からすべて“Ｌ
”に、即ちｐ＝２”　−１からＰ−０になると、ライト
信号ＷＲが“Ｈ”に転じ、ライトアドレスカウンタ１の
上位ｎビットの（！　ｉ　＋　ｉがアドレスカウンタ２
にセットされ、サンプリングデータＸ、Ｉがデータｌ？
ＡＰＩ２００の値ｉ＋１のアドレスに書込まれ、第３図
（ロ）の場合と同様に第３図（Ｃ）に示す如くになる。

また同時にサンプリングデータＸ、ｌはデータレジスタ
Ａ３に書込まれる。

このときライトアドレスカウンタｌの下位ｎビットは全
て”Ｌ″　（ｐ＝０）なのでデータＲＯＭ　２０１のア
ドレス０に格納されたフィルタ係数り、をデータレジス
タＢ４に読出す。ライト信号−Ｒが“Ｌ”になると、ア
ドレスカウンタ２はｉ＋１を初期値としてクロックφ１
によりインクリメントを開始し、Ｐ＝１＋　　Ｐ＝２・
・・、Ｐ＝２’　−１と変化して最古サンプリングデー
タＸ１ｌ＜ｚｎ−ｔｒｙ　　Ｘｋ−（！＋１１）＋・・
・＋Ｘｋという順にサンプリングデータをデータレジス
タＢ４に読出す。またデータＲＯＭ　２０１　、ライト
アドレスカウンタｌの下位ｎビットをアドレスとしてア
ドレス１．アドレス２・・・アドレス２″−１に格納さ
れているフィルタ係数ｈ２ｎ−１＋　　ｈ２ｎ−２＋・
・・、ｈＩをデータレジスタＢ４に読出す。

こうしてサンプリング時刻ｆ−ｋ＋２で再度ライトアド
レスカウンタ１の下位ビットが全て“Ｈ１１から全て“
Ｌ”　（ｐ＝２’−１からＰ−０）になり、ライト信号
−Ｒが”Ｈ”となると、ライト・アドレスカウンタｌの
上位ｎビットの値が１＋２に七ットされ、サンプリング
データＸ１ｌがデータＲＡＭ　２００の値ｉ＋２のアド
レスに書込まれると共に、データレジスタＡ３に読出さ
れ、またライトアドレスカウンタ１の下位ｎビットは全
”Ｌ”　　（ｐ＝ｏ）なので、データＲＯＭ　２０１の
アドレス０に格納されたフィルタ係数ｈ０がデータレジ
スタＢ４に読出される。これを繰返し、サンプリングデ
ータの書込み及び読出し、フィルタ係数の続出し動作を
行う。

これによりサンプリングデータの書込みをサンプリング
周期で１回行えばよく、従来の如く読出す毎に書込む必
要がなくなり、書込み動作が従来の回数の１　／２”に
なる。

次にこの発明の他の実施例について説明する。

第５図及び第６図は他の実施例のデータＲＡＭ及びデー
タＲＯＭでのデータ配列を示す図である。この実施例で
は前述の実施例と異なり、ライトアドレスカウンタｌ及
びアドレスカウンタ２はデクリメントするカウンタで構
成されており、従ってデータＲＡＭ　２００に格納され
ているサンプリングデータは第３図に示すものとアドレ
スｉを中心に対称に、またデータＲＯＭ２０１に格納さ
れているフィルタ係数は第４図に示すものとはアドレス
に対して配列順が逆転したものとなっている。即ちデー
タＲＡＭ２００においてはアドレスＯにサンプリングデ
ータＸｋ−（ｆ＋Ｉ）が、またアドレス２”−１に同Ｘ
　ｋ　−ｉが、アドレスｉに最古のサンプリングデータ
Ｘｋ−４”が夫々格納されている。またデータＲＯＭ　
２０１においては、アドレス２’−１に最新のサンプリ
ングデータＸｋ−１に対応するフィルタ係数り。が、ア
ドレス２″−２に最古のサンプリングデータＸｋ、、２
１１に対応するフィルタ係数１１２１１’−１が夫々格
納されている。この場合は動作の相違はインクリメント
とデクリメントとだけであり、他の動作及び構成は前述
した実施例と同様であるので説明を省略する。

次にさらに他の実施例について説明する。

前述した２つの実施例ではライトアドレスカウンタｌの
下位ｎビットを０から計数を開始し、その計数値が桁上
げ（オーバフロー）したときの上位ビットの値をアドレ
スカウンタ２の初期値として設定したが、この実施例で
は下位ｎビットの計数は任意の値Ａから計数を開始する
。

第７図はさらに他の実施例のメモリ装置の構成を示すブ
ロック図である。この実施例では下位ビットの計数値を
一致回路６に人力し、そこで計数値がＡと一致したと判
定されると、その判定がタイミング発生回路５に送られ
、判定されたタイミングでライト信号ＷＲ＝”ＨＩＩが
出力される。またそのときカウント信号ＣＴは“Ｌ　１
１となる。即ちデータＲＡＭ　２００においては下位ｎ
ビットの計数値が値Ａに一致する毎（２″回毎）にその
ときの上位ｎビットの計数値で示されるアドレスにデー
タの書込みを行うことになる。他の構成及び動作は前述
の実施例と同様であるのて°、説明を省略する。

なお以上の実施例では各カウンタをインクリメント又は
デクリメントするカウンタで構成したが、何れか一方の
カウンタをデクリメントさせ、他方をインクリメントさ
せてもよいことは言うまでもない。

また前述の実施例ではメモリ装置をＤＳＰに用いた場合
を例に説明したが、メモリ装置は他のデータ処理装置に
用いることもできる。

次にこの発明に係るＤＳＰについて説明する。第８図は
ＦＴＰフィルタを実現するためのこの発明のＤＳＰの主
要部の構成を示すブロック図である。図において１００
はこの発明のメモリ装置であり、ここから出力されたデ
ータＲＡＭ　２００の第にサンプリング周期のｊ番目の
出力Ｘｋ−４及びフィルタ係数り、は乗算器２０２に与
えられ、そこで乗算される。

乗算結果は加算器（ＡＬＵ）　２０３の一端に与えられ
、その他端に与えられた第にサンプリング周期の第１１
番目までに加算された加算結果と加算され、アキュムレ
ータ（ＡＣＣ）２０４に保持される。保持された加算結
果は加算器２０３の他端に与えられる。

このように構成されたＤＳＰにおいてはサンプリングデ
ータＸ、−３とフィルタ係数り、とがクロックφ。のタ
イミングで読出され、乗算、加算及び保持が行われる。

これを２ｎ回繰返し、１回のサンプリング周期が終了す
ると、新たなサンプリングデータがデータＲＡＭ　２０
０の１インクリメントしたアドレスに書込まれ、同様な
演算を行う。

〔発明の効果］ 以上説明したとおり、この発明によれば、第１及び第２
の２つのカウンタにより第１メモリ及び第２メモリのア
ドレスを指定し、書込み動作を１サンプリング周期に１
回すればよいので、メモリの消費電力を低減でき、高速
にアクセスすることが可能となり、これをＤＳＰに用い
た場合、高速アクセスでき、消費電力を低減し、発熱を
抑制できる等優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明に係るメモリ装置の構成を示すブロッ
ク図、第２図はメモリ装置のアドレッシング動作を説明
するタイミングチャート、第３゜４図はデータＲＡＭ　
、データＲＯＭのデータ配列を示す図、第５，６図は他
の実施例のデータＲＡＭ　、データＲＯＭのデータ配列
を示す図、第７図はさらに他の実施例のメモリ装置の構
成を示すブロック図、第８図はこの発明に係るディジタ
ル信号処理装置の主要部の構成を示すブロック図、第９
図は従来のディジタル信号処理装置の主要部の構成を示
すブロック図、第１０図は従来のデータＲＡＭの構成を
示すブロック図、第１１．１２図は従来のデータＲＯ１
’１及びデータＲＡＭのデータ配列を示す図、第１３図
は従来のデータＲＡＭのアクセス動作を示すタイミング
チャート、第１４図はＦＩＲフィルタにおける積和演算
の処理フロー図である。 １・・・ライトアドレスカウンタ　２・・・アドレスカ
ウンタ　５・・・タイミング発生回路　６・・・−数回
路１００・・・メモリ装置　２００・・・データＲＡＭ
　　２０１・・・データＲＯＭ　　２０２・・・乗算器
　２０３・・・加算器（ＡＬυ）２０４・・・アキュム
レータ（＾ＣＣ）なお、図中、同一符号は同一、又は相
当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）クロックを計数する２ｎビットの第１のカウンタ
   と、 該第１のカウンタの下位ｎビットの値に基づき、前記第
   １のカウンタの上位ｎビットの値を第１初期値として設
   定し、前記クロックを計数する第２のカウンタと、 該第２のカウンタの値をアドレスとしてアクセスされる
   第１のメモリと、 前記第１初期値で示される前記第１のメモリのアドレス
   にデータを書込むと共に前記第２のカウンタの値で示す
   アドレスに書込まれたデータを読出すアクセス手段と を備えることを特徴とするメモリ装置。
2. （２）前記第１のカウンタは少なくとも下位ｎビットの
   値が任意の第２初期値から計数を開始すべくなしてあり
   、 前記第１のカウンタの下位ｎビットの値と前記第２初期
   値との一致を判定する一致判定手段を備え、 前記一致を判定したとき、前記第２のカウンタに前記第
   １のカウンタの上位ｎビットの値を前記第１初期値とし
   て設定すべくなしてある請求項１記載のメモリ装置。
3. （３）請求項１記載又は請求項２記載のメモリ装置と、 前記第１のカウンタの下位ｎビットの値をアドレスとし
   て時系列的にアクセスされる第２のメモリと、 前記第１のメモリ及び第２のメモリに格納された値を読
   出し乗算する乗算手段と、 該乗算手段の積信号の累和を求める加算手段と を備えることを特徴とするディジタル信号処理装置。