JPH0385811A - メモリ装置及びそれを使用したディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はたとえばディジタルフィルタとして用いられる
ディジタル信号処理装置に関し、特にＦＩＲ（Ｆ　１ｎ
ｉｔｅ　　Ｉ　ｍｐｕｌｓｅ　　Ｒｅ５ｐｏｎｓｅ）フ
ィルタを実現するために必要な積和演算機能を有するデ
ィジタル信号処理装置及びそれに使用するメモリ装置に
関する。

〔従来の技術〕

ディジタルフィルタとして例えばＦＩＲフィルタを実現
する場合、サンプリング周期毎にサンプリングデータＸ
ｎ−＝ｙ　　とフィルタ係数り、とで下記（１）式に示
す積和演算を実行する。

但しに：サンプリング回数 ｎ：ディジタルフィルタのタップ数 （自然数〉 第１０図はＦＩＲフィルタによる［１）式に示すフィル
タ演算の処理フローを示す模式図である。

最新のサンプリングデータＸ、とフィルタ係数り、とが
乗算され、その結果と、前回のサンプリングデータＸｋ
−１とフィルタ係数り、との乗算結果とが加算され、こ
の結果と更に一回前のサンプリングデータＸｋ−，とフ
ィルタ係数ｈｔとの乗算結果とが加算され・・・という
ように処理が反復されて！１）式に示す積和演算が実行
される。

第６図はＦＩＲフィルタを実現するための従来のディジ
タル信号処理装置（以下Ｄｅｇｔｔａｌ　　Ｓ　ｔｇｎ
ａｌＰ　ｒｏｅｅｓｓｏｒ：ＤＳＰと称ず）の要部の構
成を示すブロック図である。

第６図において、参照符号２００はデータｌ？ＡＭであ
り、サンプリングデータＸ＋ｂ−□〉を格納する。

データＲＡ門２００に格納されているサンプリングデー
タＸ　（ｂ−ｉｔ　はデータＲＯＭ２０１に予め格納さ
れているフィルタ係数り、と共に乗算器２０２に与えら
れる。

乗算器２０２は両者を乗算し、その乗算結果を加算器（
ＡＬＵ）　２０３の一方の入力として与える。加算器２
０３の他方の入力としては後述するアキュムレータ（Ａ
ＣＣ）２０４に保持されているそれ以前の加算結果が与
えられており、加算器２０３は両者を加算する。

加３Ｅ器２０３による加算結果はアキュムレータ２０４
に保持され、次の動作タイミングにおいて加算器２０３
の他方の入力に与えられる。

このような構成の［ｌＳＰでは、データＲＡＭ２００に
格納されているサンプリングデータＸ　＋に−ｉ＋　　
とデータＲＯＭ２０１に格納されているフィルタ係数り
、とが毎サイクル−つずつ続出され、乗算器２０２に入
力される０乗算器２０２による乗算結果は加算器２０３
の一方の入力として与えられ、他方の入力として与えら
れているアキュムレータ２０４の保持値、即ち前回の加
算結果と加算される。

このようにして第１０図に示されている処理フローが実
行され、前述の（１）式の積和演算が高速で実行される
。

次に、データＲＡ門２００及びデータＲＯＭ２０１にお
けるデータの配列について説明する。

第８図はデータＲＯＭ２０１に書込まれているフィル夕
係数り、の配列順を示す模式図である。

データＲＯＭ２０１には、最新のサンプリングデータＸ
、に対するフィルタ係数ｈ０がアドレス“０°に、また
最古のサンプリングデータＸ、−０−４，に対するフィ
ルタ係数り、−４がアドレス′Ｎ−１″にそれぞれ書込
まれている。これらのフィルタ係数ｈｌ（ｉ−〇〜Ｎ−
１）は予め定められていて、１）０８化されているので
、この配列を演算中に変更することはできない。

第９図（ａ）、　（ｂｌはデータＲＡＭ２００に書込ま
れるサンプリングデータｘｔｂ−ｉｔ　の配列＋１）１
を示す模式図である。

データＲＡ１）２００には、常に最新のサンプリングデ
ータがアドレス“０″に、また最古のサンプリングデー
タがアドレス“Ｎ−１“に書込まれる。

例えばサンプリング時刻ｔ、においてサンプリングデー
タが第９図ｔａ＋に示す配列であったとすると、それよ
り１サンプリング周ｊＪｌ後のサンプリング時刻ｔｈａ
＋には第９図（ｂｌの状態にサンプリングデータの配列
が変化する。これにより第１０図に示されている処理フ
ローに従ったＦＩＲフィルタの出力を容易に得ることが
できる。

即ち、ＦＩＲフィルタでは各サンプリング周期毎に次周
期での演算のためにサンプリングデータを１周期分遅延
させれば、高速な演算処理が可能となる。

このデータＲＡＭ２００に書込まれるサンプリングデー
タの１周期遅延の動作を容易に実現するための具体的構
成の一例として特開昭６３−２６６５１Ｇ号公報に開示
されている発明がある。

第７図は上述の特開昭６３−２６６５７６号公報に開示
されているＯ８ＰのデータＩ？ＡＭの構成を示すブロッ
ク図である。

第７図において、２００はデータＲＡＭであり、ｏｓｐ
内の図示しない制御回路から供給される基本クロック信
号φ。に従って動作し、そのメモリサイクルは基本クロ
ック信号φ。によって規定される。

また、データｌｌＡ？１２００は制御回路から制８信号
として供給されるメモリイネーブル信号ＭＥに従って前
記メモリサイクルを単位期間として選択状態とされる。

この場合、データＲＡＭ２００は制御回路から供給され
るアドレスシフトモード信号ＳＭ及びリード・ライト信
号Ｒ／Ｗに従ってその動作モードが決定される。即ち、
上述の各信号がタイミング発生回路５に与えられると、
タイミング発生回路５はそれらに従って各部へ与えられ
るべき制御信号を生威し、出力する。

またデータＲＡＭ２００内には、入力されたアドレス信
号をデコードするデコーダ１２と、ワード線及びデータ
線からなるメモリアレイ１３と、データ線が接続された
センスアンプ１）と、アドレスデコーダ１２とから構成
される記憶素子としてのＲＡＭセル部１０が備えられて
いる。

ＲＡ？！セル部１０へ入力されるサンプリングデータ及
びＲＡＭセル部１０から読出されたサンプリングデータ
はデータバッファ３によりラッチされることにより、Ｒ
ＡＭセル部１０へのサンプリングデータの入出力が行わ
れる。

また、ＲＡＭセル部１０に与えられるアドレスはアドレ
スポインタ７により指定され、その出力たるに＋１ビッ
トのアドレス信号Ａ、〜Ａ、及びそれをプラス１回路８
で“＋１”だけインクリメントしたアドレス信号がセレ
クタ９に与えられる。

セレクタ９にはタイミング発生回路５が発生するタイミ
ング信号φ□が与えられており、このタイミング信号φ
□の“ビ、“１）“によりアドレスポインタ７が出力す
るアドレス信号Ａ０〜Ａｋ又はプラス１回路８の出力信
号のいずれか一方を選択し、相補内部アドレス信号ａ＠
〜ａｌ　としてデコーダ１２へ与える。

デコーダ１２にはタイミング発生回路５からタイミング
信号φ□が与えられており、このタイミング信号φ０．
がＨ”である期間に相補内部アドレス信号紅〜土、をデ
コードする。

またセンスアンプ１）にはタイミング（言分φ□が与え
られており、この５１４７７１８号φ□が“Ｈ”に転じ
ることによりメモリアレイ１３のデータ線のデータが読
出される。

また、データバッファ３にはタイミング発生回路５から
ライト信号φ、及びリード信号φ１が与えられており、
それぞれが°Ｈ”である場合にサンプリングデータの書
込み５読出しが行われる。

次に、以上の如＜ｖｉａされた従来のＤＳＰのデータＲ
ＡＭの動作について説明する。

第１）図はデータＲＡＭ２００のアクセス動作を示すタ
イ且ングチャートである。

データＲＡＭ２００はその前半のメモリサイクルで実線
で示す通常の読出しモード又は破線で示す通常の書込み
モードにより動作し、後半のメモリサイクルでアドレス
シフトモードにより動作する。

アドレスシフトモードはアドレスシフトモード信号ＳＭ
が°１）″である場合に実行されるモードである。この
アドレスシフトモードでは、データｌ？Ａ？１２００は
、メモリサイクルの前半においてサンプリングデータを
続出し、続出されたサンプリングデータをその後半にお
いて次のサンプリング周期に対応するアドレスに書込む
。

これにより、フィルタ演算のための積和演算のサンプリ
ングデータの読出しとシフトとが同時に処理されるので
、高速処理が可能となる。そして、与えられたアドレス
信号を基に次のサンプリング周期に対応するアドレス信
号を得るためにプラス１回路８と２つのアドレス信号と
のいずれかを選択するセレクタ９とが備えられているの
である。

データＲＡＭ２００は、基本クロック信号φ。の立上り
に先立ってメモリイネーブル信号ＭＥが“Ｈ”に転じる
と、次の１メモリサイクル期間だけ選択状態とされる。

このメモリイネーブル信号量と同時にアドレスシフトモ
ード信号ＳＭ及びリード・ライト信号Ｒ／Ｗが“Ｈｏ又
はＬ”となるデータＲＡＭ２００の動作モードが設定さ
れる。

第１）図において、データＲＡＭ２００はメモリイネー
ブル信号ＭＥ及びリードライト信号Ｒ／Ｗが°Ｈ”に転
じ、アドレスシフトモード信号ＳＭが“じに転しること
により、次のメモリサイクルにおいて通常の読出しモー
ドで選択状態とされる。

データＲＡ）１２００にはメモリイネーブル信号１’ｌ
Ｅとに＋１ビットのアドレス信号量〇〜Ａ、が供給され
る。

アドレス信号Ａ、〜Ａ、は所望のデータの格納アドレス
“ｈ”を指定している。これらのアドレス信号はアドレ
スシフトモード信号ＳＭが“ビとされ、タイミング信号
φ□が“Ｌ“とされることによりセレクタ９によって選
択され、相補内部アドレス（δ号ａ＠〜ａ、としてデコ
ーダ１２に供給される。

基本クロック信号φ。の立上りエツジにおいて、メモリ
イネーブル信号ＭＥが“Ｈｏであれば、タイミング信号
φ□が１メモリサイクル期間だけ“Ｈ”となり、少しず
つ遅れてタイミング信号φ□及びリード信号φ１が順に
“Ｈｏに転しる。

タイミング信号φ□が°１）”に転じることにより、デ
コーダ１２が動作状態となり、アドレス信号量〇〜Ａ、
によって指定される１本のワード線、即ちアドレス“ｈ
″に対応するワード線が選択状態となる。

またタイミング信号φ、が“Ｈ”に転じることにより、
センスアンプ１）が動作状態となり、選択されたワード
線に結合されたメモリセルから対応するデータ線に出力
される続出し信号が、対応するセンスアンプ１）の単位
回路によって増幅される。

次に、リード信号φ、が“１）“に転じることにより、
センスアンプ１）によって増幅されたアドレス°ｈ″の
読出しデータがデータバッファ３に格納される。そして
基本クロックφ６に先立ってメモリイネーブル信号？Ｉ
Ｅが＠Ｌ′に転しることにより、読出しモードは終了し
てデータｌ？ＡＭ２００の各回路は非選択状態となる。

基本クロック信号φ。の立上りエツジにおいて、メモリ
イネーブル信号ＭＥが“「に転じ、同時にリード・ライ
ト信号Ｒ／Ｗが“げに転じる場合、データｌ？ＡＭ２０
０は通常の書込みモードに遷移する。

この場合、データＲＡＭ２００では、第１）図に破線で
示されるように、ワード線の選択動作が終了した時点で
ライト信号φ８が“１（”に転じ、図示しないデータバ
スを介して供給される書込みデータが選択された複数の
メモリセルにデータバッファ３を介して入力される。

一方、第１）図の後半に示されているように、基本クロ
ック信号φ。の立上りエツジにおいてメモリイネーブル
信号ＭＥが“ハ“に転し、同時にアドレスシフトモード
信号ＳＭがＨ”に転じる場合、データＲＡＭ２００はア
ドレスシフトモードに遷移する。

データＲＡＭ２００にはメモリイネーブル信号ｎｌ！と
共にアドレス信号Ａ０〜Ａｋが供給され、リード・ライ
ト信号Ｒ／Ｗは“Ｈ”に転じる。アドレス信号八〇〜Ａ
２は、所望のサンプリングデータが格納されるアドレス
“ｉ”を指定している。

基本クロック信号φ。の立上りエツジにおいてメモリイ
ネーブル信号間が°Ｈ”であれば、タイミング信号φ、
。が１メモリサイクル期間だけ“Ｈｌを維持し、少しづ
つ遅れてタイミング信号φＳ、及びφ、が順に”「に転
しる。

これにより、上述の続出しモードの場合と同様な続出し
動作が行われ、アドレス°ｉ”のメモリセルに記憶され
ているデータが読出されてデータバッファ３に格納され
る。

ところが、基本クロック信号φ。が“Ｌ”となる立下り
エツジにおいてアドレスシフトモード信号Ｓ７Ｉが′Ｈ
１に転じると、データＲＡ？Ｉ２００ではタイ主ング信
号φ、が“「に転じる。これによりセレクタ９ではプラ
ス１回路８の出力信号、即ちアドレス信号“ｉ＋１”が
選択され、相補内部アドレス信号主。

〜主、としてデコーダ１２に供給される。

またこの際、タイミング信号φ□が“Ｉ＋”に転しるの
に先立ってタイ藁ング信月φ１．が一時的に“Ｌ″に転
し、デコーダ１２によるデコード動作が終了する時点で
再度“■°に転しる。つまり、アドレス信号が遷移し、
デコーダ１２によるデコード動作が過渡状態となる期間
において、デコーダ１２のワード線選択動作は禁止され
、いずれのワード線も非選択状態となる。

タイミング信号φ□が再度“Ｈ′とされることによって
、アドレス“ｉ＋ｌ″に対応するワード線が選択状態と
される。この際、各データ線及びセンスアンプ１）には
このメモリサイクルの前半で読出されたアドレス°ｉ′
の読出し信号が確立されたままとなっている。従って、
メモリサイクルの後半で選択されたワード線、即ちアド
レス“ｉ＋１″のメモリセルには読出されたアドレス信
号のサンプリングデータが書込まれる。つまり、アドレ
ス”ｉ”から読出されたサンプリングデータは、バスを
介して出力されると共に、そのまま次のサンプリング周
期に対応するアドレス“ｉ＋１″に書込まれ、実質的に
サンプリングデータのシフト処理が実現される。

〔発明が解決しようとする課題〕 以」二のように構成された従来のディジタル信号処理装
置では、フィルタ演算に必要な積和演算のためのサンプ
リングデータの続出しが行われるアドレスシフトモード
においては、データの読出し時に必ず読出しアドレスを
１インクリメントしたアドレスにデータの書込みが行わ
れるため、読出しの際に比して多くのトランジスタが動
作するので、消費電力が増加するという問題点があった
。

本発明はこのような事情に鑑みてなされたものであり、
消費電力量を削減し得るディジタル信号処理装置及びそ
れに使用するメモリ装置の提供をＤ的とする。

〔課題を解決するための手段〕

本発明に係るメモリ装置は、データＲＡＭにデータの書
込み・読出しをするためのアドレスを、一つのカウンタ
と、その下位半分のビットと上位半分のビットとを加算
する加算器とにより生成する構成を採っている。そして
、第１の発明では、カウンタの下位半分のビットの最上
位ビットが桁上がりした場合にデータｌ？ＡＭに対して
データの書込み・読出しを行い、第２の発明では、カウ
ンタの下位半分がある値になった場合にデータＲＡＭに
対してデータの書込み・読出しを行うようにしている。

また、本発明に係るディジタル信号処理装置は上述の第
１及び第２の発明のメモリ装置を使用してフィルタ演算
のための積和演算を行うべく、それぞれカウンタの下位
半分のビットをアドレスとしてフィルタ係数のデータを
読出ずデータＲＯ？ｌと、データＲＡＩＩとデータＲＯ
Ｍの出力値を乗算する乗算器と、乗算器の出力を累算す
るための加算器及び累算器とを備えている。

〔作用〕

本発明のメモリ装置では、データＲＡＭの内容の配列を
変更するのではなく、データの書込み・読出しのための
アドレスが順次的に変更されて演算に必要なデータが得
られる。そして第１の発明のメモリ袋間を使用したディ
ジタル信号処理装置では、カウンタの下位半分のビット
・をアドレスとしてデータＲＯＭからフィルタ係数のデ
ータが読出される一方、カウンタの下位半分のビットの
最上位ビットが桁上がりした場合にデータＲＡＭのアド
レスが°＋ｌ”インクリメントされてその出力データが
変更され、第２の発明のメモリ装置を使用したそれでは
、カウンタの下位半分のビットがある値へ一巡した場合
にデータＲＡＭのアドレスが“＋ｌ”インクリメントさ
れてその出力データが変更される。

〔実施例〕

以下、本発明をその一実施例を示す図面に基づいて説明
する。

第１図は本発明に係るメモリ装置の第１の発明の一構成
例を示すブロック図であり、２′タツプ（但し、ｎは自
然数）のディジタルフィルタのためのメモリ装置である
。

第１図において、参照符号１は２ｎビットのアドレスカ
ウンタを示しており、クロックφ、に同期してインクリ
メントする。このアドレスカウンタ１の下位ｎビットは
データＩ？０Ｍ２０１のアドレスとして、また上位ｎビ
ットと下位ｎビットとはそれぞれ加算器２に与えられる
。

加算器２は上述の如くアドレスカウンタ１の上位ｎビッ
トと下位ｎビットとを加算し、そのｎビットの加算結果
をデータＩ？ＡＭ２００のアドレスとして出力する。

データＲＡＭ２００は、加算器２から与えられるアドレ
スに従って２″ワードのサンプリングデータを格納する
。また、このデータＲＡ１）２００から出力されたデー
タは第１のデータレジスタ３にラッチされる。データＲ
Ａ？１２００と第１のデータレジスタ３とはデータバス
１）ＡＴＡにて外部と接続されている。

データＲＯＭ２０１は２″ワードのフィルタ係数を格納
する。そして、アドレスカウンタｌの下位ｎビットをア
ドレスとしてデータを出力し、この出力されたデータは
第２のデータレジスタ４にラッチされる。

タイ元ング発生回路５はデータＲＡ？１２（１０の各部
を制御するための制御信号を生成する。具体的には、ク
ロックφ１とアドレスカウンタ１の下位ｎビットとを入
力とし、データＩ？ＡＭ２００へサンプリングデータを
書込むためのタイミングを指示するライト信号−１？［
ＴＥを生成する。

次に上述の如く構成された本発明のメモリ装置の動作を
説明する。

２ｎビットのアドレスカウンタ１はクロックφによりイ
ンクリメントされる。アドレスカウンタ１の上位ｎビッ
トと下位ｎビットとはそれぞれ加算器２に入力されて加
算される。この加算器２の加算結果はデータＲＡＭ２０
０にそのアドレスとして与えられている。

アドレスカウンタ１の上位ｎビットは下位ｎビットから
の桁上がりがあるまでは一定値を維持し、下位ｎビット
は２Ｔ″回のインクリメント、即ち２ｎマシンサイクル
にて一周する。

本発明のメモリ装置ではこの２弗マシンサイクルが１サ
ンプリング周ＭＴになる。また、アドレスカウンタ１の
下位ｎビットはデータＲＯＭ２０１のアドレスとしても
出力されている。

タイミング発生回路５ではアドレスカウンタｌの出力の
下位ｎビットが総て“１）“からＬ“へ変化したことを
検出してライト信号ＷＲＩＴＥを出力する。

換言すれば、ライト信号ＷＩＩＩＴＥはｌマシンサイク
ルについて１回イネーブルになる。

第２図（匈、（ｂ）及び（Ｃ１はデータＲＡＦＩ２００
のアドレッシング動作を説明するタイミングチャート、
第３図（ａ）、　Ｔｏｌ、　ｉｃ＋はデータＩ？ＡＭ２
００におけるデータ配列を示す模式図である。

ｋ番目のサンプリングデータＸ、をサンプリングするサ
ンプリング時刻ｔｋは ｔヶ千に−Ｔ　　　・・・（２） 但し、ｋ＝０．　！、　　２・・・ Ｔ：サンプリング周期 と表され、サンプリング周期Ｔ毎にサンプリングデータ
Ｘ、がデータＲＡＭ２００のアドレスｉに書込まれる。

このｋとｉとの関係は ｉ　−ｋ　（ｓｏｄ、　２　″）　　＝−ｆ３）但し、
ｉ＝ｏ、ｔ・・・２”−１ となる。ここで（３）式はｋを２″で割った剰余がｉに
なることを示している。

また、サンプリング周期Ｔの間にディジタルフィルタの
演算を実行するためには、 Δｔ−Ｔ／２″・・・（４） 但し、２７：ディジタルフィルタのタップ数のｐ１間に
１回データＲＡＭ２００からデータを続出して積和演算
を行う必要がある。このため、データＲＡＭ２００の読
出しデータのアドレスｌは ＃＝（ｉ＋ｐ）（＋ａｏｄ、２’）　　−（５）但し、
ｐ＝ｏ、１　・・・２７−１ で与えられる。

上記（４）弐の期間Δｔがクロックφ。及びクロックφ
１の１．１）！ｔＩｌに対応し、ｉはアドレスカウンタ
ｌの出力の上位ｎビットの（直に、ｐはアドレスカウン
タ１の下位ｎビットの値に、ｌはデータＩ？ＡＭ２００
へのアドレスｎビットにそれぞれ対応する。

またこの（５）式からは、本発明の特徴たるアドレスカ
ウンタ１の上位ｎビットと下位ｎビットとの加算結果を
データＲＡ１）２００のアドレスとするということが理
解される。

サンプリング時刻１に−，においてサンプリングデータ
Ｘ　ｍ　−ｌ　がデータＲＡＭ２００のアドレス“ｉ−
１”に書込まれたとする。この時点のデータｌ？ＡＭ２
００におけるサンプリングデータの配列は第３図（ａｌ
に示す如くである。

この状態をデータＲＡＭ２００の初期状態とし、サンプ
リング時刻ｔ５においてアドレスカウンタｌの下位ｎビ
ットの総てが”「から“Ｌ”、即ち（５）式におけるｐ
＝２″−１からｐ＝０になり、ｎビット目の桁上がりが
発生すると、ライト信号ＷＲＩＴＥが論理ローレベルか
ら論理ハイレベルに転しる。

そして、加算器２からは（５）式に従ってアドレスカウ
ンタ１の上位ｎビットの値ｉと下位ｎビットのｆａｐ＝
０とを加算した結果 １　”　（＋　＋　０）（ｓｏｄ、　２’）＝　ｉがデ
ータＲＡｌ’１２００のアドレスとして出力される。

サンプリングデータＸ、はこの値ｉをアドレスとしてデ
ータＲＡＭ２００に書込まれ、データＲＡ？１２００の
データの配列は第３図（ｂｌに示す如くになる。

第３図（ｂｌでは、データｌ？ＡＭ２００のアドレス“
１３にサンプリング時刻ｔ、においてサンプリングされ
た最新のデータＸ、が、アドレス″ｉ＋１）に最古のデ
ータＸｋ−Ｉｔ　−１）が書込まれている。

即ち、第３図ｆ８＋における最古のサンプリングデータ
の配置位置にサンプリング時刻ｉにおける最新のサンプ
リングデータＸ、が書込まれて第３図＋ｂｌに示すデー
タ配置が得られる。また、サンプリングデータＸ３はク
ロックφ。のタイミングで第１のデータレジスタ３にも
書込まれる。

一方、データＲＯＭ２０１はアドレスカウンタ１の下位
ｎビー／　）によりアクセスされるので、ｐ−０である
からアドレス“０２に格納されているフィルタ係数が読
出される。

ライト信号−ＲＩＴＥが論理ローレベルに、ｌ化してデ
ータの読出しサイクルになると、クロックφ１によりア
ドレスカウンタ１がインクリメントされてその上位ｎビ
ットはｉのままで下位ｎビットはｐ＝ｔになる。このた
め、加算器２の出力は（５）式％式％ 従って、データＲＡｌ’１２００からアドレス“ｉ＋１
”に格納されている最古サンプリングデータＸｋｌ！　
−１）が、データＲＯ？Ｉ２０１からアドレス°１′に
格納されているフィルタ係数がそれぞれ読出され、それ
ぞれ第１のデータレジスタ３と第２のデータレジスタ４
とへ入力される。

更に、次のクロックφ１によりアドレスカウンタ１がイ
ンクリメントされてｐ＝ｔ−２になると、同様に（５）
弐に従ってデータｌｌＡＭ２００のアドレス１）＋２”
に格納されている最古データより一つ新しいデータＸｋ
−０−０が、データＲＯＭ２０１からはアドレス“２”
に格納されているフィルタ係数がそれぞれ読出され、そ
れぞれ第１のデータレジスタ３と第２のデータレジスタ
４へ入力される。

このような動作が、アドレスカウンタ１の下位ｎビット
の総てが“■°、即ち ｐ＝２’−１ になるまで反復する。

このｐ＝２”ｌである時点のデータＲＡＭ２００へのア
クセスのアドレスは １　＝　（ｉ　＋２″−１）（ｓｏｄ、　２”）＝　ｉ
　−１になる。

以上の如く、このサンプリング周期Ｔの期間に最新デー
タＸ１最古データＸｋ１ｍ”−１）＋　Ｘｍ−ｔｚ　４
）・・・Ｘｋ−１という順にデータｌｌＡ？１２００か
ら第１のデータレジスタ３へ読出される。また、データ
ＲＯＭ２０１からはアドレスカウンタ１の下位ｎビット
をアドレスとして“θ′から“２”−１”の各アドレス
に格納されているフィルタ係数が順次第２のデータレジ
スタ４へ読出される。

ｌサンプリング周期後のサンプリング時刻ｔｋｌｌにな
り、再度アドレスカウンタ１の下位ｎビットの総てがＨ
”から“Ｌ″に転じると、即ちｐ＝ｚ″−１からｐ＝ｏ
になってｎビアｈ目の桁上がりが発生すると、ライト信
号−ＲＩＴＥが論理ハイレベルに転じる。そして、加算
器２からは（５）式に従ってアドレスカウンタ１の上位
ｎビットの値°ｉ＋１“と下位ｎビットの値“ｐ・０”
とを加算した結果１＝　（＋＋１　＋０）（ｍｏｄ、２
’）　−＋＋１がデータＲＡＭ２００のアドレスとして
出力され、データＩ？ＡＭ２００のアドレス″ｉ＋１″
にサンプリングデータＸ、Ｉが書込まれる。これにより
データ配列は第３図ｔｃｉに示す如くになる。またデー
タＲＡＭ２００への書込みと同時にサンプリングデータ
Ｘ　ｋ　＋　１　は第１のデータレジスタ３にも書込ま
れる。

そして、アドレスカウンタ１の下位ｎビットは総て°Ｌ
″（ｐ＝ｏ）であるので、データＲＯＭ２０１のアドレ
ス“Ｏｍにあるフィルタ係数が第２のデータレジスタ４
へ読出される。

ライト信号−ＲＩＴＥ （５）弐に従ってｐが ｐ＝１．２・・・２　”−ｉ、　　２　”−＋＋１・・
・２　”−１と順次変化するので加算器２の出力は ＋＋２．　＋＋３・・・２’−１，０・・・ｉと変化す
る。これにより、最新データＸ　ｋ＋　１＋最古データ
Ｌ−ｕ　−ＵｎＬ−＋！　−３，−Ｘｍという順にサン
プリングデータがデータＲＡｌ’１２００から第１のデ
が論理ローレベルに転しると、 タレジスタ３へ読出される。

また、データＲＯＭ２０１からはアドレスカウンタｉの
下位ｎビットをアドレスとしてＯｍ２１）のアドレスに
格納されているフィルタ係数が第２のデータレジスタ４
へ読出される。

このようにしてサンプリング時刻Ｌ　Ｈ＋１において再
度アドレスカウンタ１の下位ｎビットが総て“１（”か
らＬ’（ｐ・２’−１からｐ・０）になると、ライト信
号−ＲＩＴＥが論理ハイレベルに転じる。そして、加算
器２からは（５）式に従ってアドレスカウンタｌの上位
ｎビットの（Ｉｉ　ｉ　＋　２　と下位ｎビットの値ｐ
−０とを加算した結果 １−　（ｉ＋２＋ｏ）（ｍｏｄ、２”）＝４＋２がデー
タＲＡＭ２００のアドレスとして出力され、データｔｉ
ＡＭ２００のアドレス“＋＋２”と第１のデータレジス
タ３にサンプリングデータＸ□、が書込まれる。

また、アドレスカウンタ１の下位ｎビットは聡て°Ｌ“
（ｐ＝ｏ）であるので、データＲＯＭ２０１のアドレス
゛０“にあるフィルタ係数が第２のデータレジスタ４へ
読出され、というようにサンプリングデータの書込み及
び読出しとフィルタ係数の読出しの動作が反復される。

第６図は、前述の如く、ディジタル１δ号処理装置の一
構成例であるが、上述の如き第１の発明のメモリ装置装
置を従来のデータＲＡＭに代えて使用することにより、
本発明のディジタル信号処理装置となる。

ここでは、データＲＡＭ２００及びデータＲＯ門２０１
の出力を乗算器２０２に入力するように構成してあり、
データＲＯＭ２０１に予め適当なフィルタ係数を記憶さ
せておくことにより、２Ａ−’　＋　１から２７タノブ
のフィルタ演算が容易に実行可能である。

また、上述の実施例では、アドレスカウンタ１はインク
リメント動作するが、デクリメントするように構成して
も上記実施例と同様の効果を奏する。

更に、前記メモリ装置の実施例では、アドレスカウンタ
１の下位ｎビットはＯから計数を開始するようにしてい
るが、第２の発明として、０から２′−１の任意の（Ｉ
Ａから計数を開始するようにしてもよい、この場合には
、第５図に示す如く、−敗回路６を備えてアドレスカウ
ンタ１の下位ｎビットと任意の信置とが一致したことを
検出し、これに従ってライト信号ＷＲＩＴＥを出力する
ように構成すれば、前記実施例と同様の動作が可能であ
る。

また、このような第２の発明のメモリ装置を使用して前
述同様に構成した第６図に示す如きディジタル信号処理
装置も同様の動作が可能である。

〔発明の効果〕

以上に詳述した如く、本発明によれば１個のカウンタと
加算器とを使用するのみの簡易な構成によりディジタル
信号処理に好適なアドレス機能を有するメモリ装置が実
現される。そして、このメモリ装置では、データのメモ
リへの書込み動作が１サンプリング周期に１回の割合に
なるので、消費電力が削減される。従って、本発明のメ
モリ装置を使用したディジタル信号処理装置も消費電力
が削減される。

【図面の簡単な説明】

第１図は本発明に係るメモリ装置の第１の発明の一構成
例を示すブロック図、第２図（ａｌ、　（ｂｌ及び（Ｃ
１はそのアドレッシング動作を説明するタイ藁ングチャ
ート、第３．４図はデータＲＡＭ及びデータＲＯＭのデ
ータ配列を示す模式図、第５図は本発明のメモリ装置の
第２の発明の一構成例を示すブロック図、第６図は本発
明に係るディジタル信号処理装置及び従来のディジタル
信号処理装置に共通な構成の一例を示すブロック図、第
７図は従来のディジタル信号処理装置のデータＲＡＭの
構成を示すブロック図、第８図及び第９図（ａｌ、　（
ｂ）は従来のディジタル信号処理装置のデータＲＯＭ及
びデータＲＡ門のデータ配列を示す図、第１０図はＦＩ
Ｒフィルタとしてのディジタル１３号処理装置における
積和演算の手順を示す模式図、第１）図は従来のディジ
タル信号処理装置のデータＲＡＭのアクセス動作を示す
タイミングチャートである。 １・・・アドレスカウンタ　　２・・・加算器　　３・
・・第１のデータレジスタ　　４・・・第２のデータレ
ジスタ　　６・・・一致回路　２００・・・データＲＡ
Ｍ　　　２０１・・・データＲｏｏｆ　　　２０２・・
・乗算器　２０３・・・加算器（ＡＬＵ）０４ ・・・アキュムレータ（ＡＣＣ） なお、図中、同一符号は同一、又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）２ｎビットのカウンタと、 該カウンタの上位ｎビットと下位ｎビットとを加算する
   加算器と、 該加算器の出力をアドレスとし、前記カウンタの下位ｎ
   ビットの内の最上位ビットの桁上がりによりデータを書
   込み・読出すメモリと を備えたことを特徴とするメモリ装置。
2. （２）下位ｎビットが任意の値から計数を開始する２ｎ
   ビットのカウンタと、 該カウンタの上位ｎビットと下位ｎビットとを加算する
   加算器と、 前記カウンタの下位ｎビットの値が前記任意の値と一致
   したことを検出する一致回路と、前記加算器の出力をア
   ドレスとし、前記一致回路が一致検出した場合にデータ
   を書込み・読出すメモリと を備えたことを特徴とするメモリ装置。
3. （３）２ｎビットのカウンタと、 該カウンタの上位ｎビットと下位ｎビットとを加算する
   加算器と、 該加算器の出力をアドレスとし、前記カウンタの下位ｎ
   ビットの内の最上位ビットの桁上がりによりデータを書
   込み・読出す第１のメモリと、 前記カウンタの下位ｎビットをアドレスとしてデータを
   読出す第２のメモリと、 前記第１のメモリから読出された値と前記第２のメモリ
   から読出された値とを乗算する乗算器と、 該乗算器の出力を一方の入力とする加算器と、 該加算器の出力を入力とする累算器とを備え、 該累算器の出力を前記加算器の他方の入力としてあるこ
   とを特徴とするディジタル信号処理装置。
4. （４）下位ｎビットが任意の値から計数を開始する２ｎ
   ビットのカウンタと、 該カウンタの上位ｎビットと下位ｎビットとを加算する
   加算器と、 前記カウンタの下位ｎビットの値が前記任意の値と一致
   したことを検出する一致回路と、前記加算器の出力をア
   ドレスとし、前記一致回路が一致検出した場合にデータ
   を書込み・読出す第１のメモリと、 前記カウンタの下位ｎビットをアドレスとしてデータを
   読出す第２のメモリと、 前記第１のメモリから読出された値と前記第２のメモリ
   から読出された値とを乗算する乗算器と、 該乗算器の出力を一方の入力とする加算器と、 該加算器の出力を入力とする累算器とを備え、 該累算器の出力を前記加算器の他方の入力としてあるこ
   とを特徴とするディジタル信号処理装置。