JPH0364165A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野コ 本発明は画像処理装置に関し、特に画像データの変倍処
理を行う画像処理装置に関する。

［従来の技術］ 従来、この種の装置ではメモリを用いた主走査変倍方式
が提案されている。

［発明が解決しようとする課題］ しかし、従来の画像データの拡大処理においては画素デ
ータの単な・る引き伸ばしによる階調のガサツキが生じ
、画像データの縮小処理においては画素データの欠落に
よる画質の劣化が生じていた。

本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、変倍に伴う画質の劣化を生じな
い画像処理装置を提供することにある。

［課題を解決するための手段及び作用］本発明の画像処
理装置は上記の目的を達成するために、画像データの縮
小処理を行う画像処理装置において、所定数を累積加算
して該加算出力が閾値数を超えたことによりキャリー信
号を出力する加算手段と、前記キャリー信号が出力され
たことにより入力の画像データを更に１画素分間引処理
の対象にする間引手段を備えることをその概要とする。

これにより、縮小率に応じた適正な間引きが行われる。

また好ましくは、連続する２以上の入力の画像データを
逐次記憶する記憶手段と、前記記憶手段の画像データに
基づき逐次補間データを形成してこれを前記間引手段の
入力の画像データとする補間手段を更に備えることをそ
の概要とする。

これにより、出力は補間データによって再生される。

また好ましくは、前記補間手段は前記加算手段の加算出
力に応じた割合で補間データを形成することをその概要
とする。これにより、縮小率に応じた適正な補間データ
が形成される。

また本発明の画像処理装置は上記の目的を達成するため
に、画像データの拡大処理を行う画像処理装置において
、画像データを記憶する記憶手段と、拡大変倍率の逆数
に基づく数を累積加算して該加算出力が閾値数を超えた
ことによりキャリー信号を出力する加算手段と、前記キ
ャリー信号が出力されたことにより前記記憶手段の読み
出しアドレスを更新する更新手段を備えることをその概
要とする。これにより、拡大率に応じた適正な引き伸ば
しが行われる。

また好ましくは、前記記憶手段から読み出される画像デ
ータに基づき補間データを形成して出力の画像データと
する補間手段を更に備えることをその概要とする。これ
により、出力は補間データによって再生される。

また好ましくは、前記補間手段は前記加算手段の加算出
力に応じた割合で補間データを形成することをその概要
とする。これにより、拡大率に応じた適正な補間データ
が形成される。

［実施例の説明］ 以下、添付図面に従って本発明による実施例を詳細に説
明する。

第２図は実施例の画像処理装置の概略断面図である。図
において、２０１はイメージリーグであり、原稿画像を
電気的に読み取り、該読取画像データの変倍処理を行う
。２０３はプリンタであり、イメージリーダ２０１から
送られる画像データをプリントする。

イメージリーダ２０１において、原稿台ガラス２０３上
に原稿２０４を置き、その上を原稿押え２００で押える
。原稿２０４の画像はランプ２０５で照射され、その反
射光はミラー２０６゜２０７及び２０８によって導かれ
、レンズ２１０を介してＣＣＤ２１１上に結像する。

原稿２０４の読取りの際は、ランプ２０５及びミラー２
０６のユニットは速度Ｖで、またミラー２０７及び２０
８のユニットは速度１／２Ｖで夫々副走査方向に機械走
査されるが、この走査速度■を可変とすることで副走査
方向の変倍読取を行う。

即ち、読取倍率１００％（等倍）の時の走査速度Ｖの値
をｖｏとすると、読取倍率ｍ％の時の走査速度Ｖは（１
）式で求まる。

また、信号処理部２１６は主走査方向の変倍処理を行い
、結果の画像信号をプリンタ２０３に送る。

プリンタ２０３において、レーザドライバ２３６はイメ
ージリーダ２０１からの画像信号に基づき半導体レーザ
素子２１７をＯＮ１０　Ｆ　Ｆ駆動する。半導体レーザ
素子２１７より射出したレーザ光はポリゴンミラー２１
８、ｆ−θレンズ２１９及びミラー２２０，２２１を介
して感光ドラム２２２上に結像する。感光ドラム２２２
上に結像した画像は公知の電子写真プロセスにより現像
されて、顕像化される。即ち、感光ドラム２２２上の静
電潜像は現像器２２３によりトナーで現像される。一方
、用紙カセット２２４又は２２５からは用紙が供給され
、該用紙はレジストローラ２２６においてタイミングが
とられた後に、感光ドラム２２２上でトナー画像を転写
され、更に搬送系２２７によって搬送され、定着ユニッ
ト２２８において画像が定着された後に、出力される。

第１３図（Ａ）〜（Ｄ）は実施例の画像処理例を説明す
る図に係り、同図（Ａ）は原稿画像、同図（Ｂ）は縮小
コピー画像、同図（Ｃ）は等倍コピー画像、同図（Ｄ）
は拡大コピー画像の例を夫々示している。

第１図は実施例の画像処理装置のブロック構成図である
。図において、３０１はＣＰＵであり、画像処理装置の
主制御を行う。即ち、まずＩ１０コントローラ３１１を
介して操作部３１２からの指定読取倍率ｍ％を入力し、
該倍率ｍ％に応じて（１）式により副走査速度■を求め
る。そして、Ｉ１０コントローラ３１１及びモータドラ
イバ３１３を介して速度■によるモータ３１４の副走査
制御を行う。また、ＣＰＵ３０１は入力した指定倍率ｍ
％に応じてＲＯＭテーブル３１６から各種制御パラメー
タを読み出し、以下の主走査変倍処理回路に提供する。

即ち、ＣＣＤ２１１で読取った画像信号は、増幅器（Ａ
ｍｐ）３０４で増幅され、Ａ／Ｄ変換器（Ａ／Ｄ）３０
５で白（＝２５５）から黒（＝０）に至る各８ビツトの
ディジタル信号（多値画像データ）に変換される。文字
エツジ判定部３０６は多値画像データ中の文字、線図等
のエツジ部分を抽出し、該抽出した１ビツトのＥＤＧデ
ータと前記多値画像データ（８ビツト）を出力する。変
倍部３０７はＥＤ’Ｇデータ及び多値画像データの対を
ＲＡＭ３０９及び３１０に対して交互に書き込みと読み
出しを行い、アドレスコントローラ３０２の制御と共に
後述の主走査変倍処理を行う。また変倍部３０７は画像
データの補間処理も行う。フィルタ３１０は変倍処理し
た画像データのフィルタ処理を行い、その出力はレーザ
ドライバ２３６に人力されて、出力画像３１５を得る。

第３図は実施例の変倍部３０７のブロック構成図である
。図において、変倍部３０７の入力は文字エツジ判定部
３０６から送られる多値画像データ８ビツトとＥＤＧデ
ータ１ビットの合計９ビツトであり、変倍部３０７の出
力も同じく９ビツトである。

ＶＳＹＮＣは副走査方向の同期信号、Ｈ３ＹＮＣは主走
査方向の同期信号、ＣＬＫは画素クロック信号、ＶＥは
主走査方向の画像有効区間を示す信号である。第５図は
これらの基本的な信号のタイミングチャートである。

更に、４０１，４０６，４０７，４０８は夫々９ビツト
のセレクタであり、選択信号Ｓが論理Ｏレベルの時はＡ
個人力を選択出力し、論理１レベルの時はＢ個人力を選
択出力する。４１４，４１５は夫々１ビツトのセレクタ
であり、選択信号Ｓとの関係は前記と同様である。４０
２，４０３゜４０５は夫々９ビツトのＤタイプ・フリッ
プフロップ（ＤＦＦ）であり、各ＣＬＫ信号の立上がり
で入力データをラッチする。４０４は補間器であり、連
続する２つの画像データ（ＥＤＧデータを含む）間を補
間率αに従って線形補間する。

４１３は補間係数決定器であり、ＣＰＵ３０１からの指
定変倍率ｍ％に応じたパラメータ情報に従って補間率α
（＝０〜１５）の情報を発生する。同じくアドレスコン
トローラ３０２におけるアドレスの更新を制御する。更
に、４０９，４１１は双方向性バッファ、４１０，４１
６はインバータ、４１２は１ビツトのカウンタを構成す
るＤＦＦである。

カカル構成により、ＤＦＦ４１２はＶＳＹＮＣＳ号でリ
セットされ、その後はＨ６ＹＮＣ信号で反転する。即ち
、ＥＶＥＮ信号が論理０レベルの時は、ＣＣＤ２１１に
よる原稿２０４の奇数ラインの読み取りと該読み取りデ
ータのＲＡＭ３０９への書き込み、及びＲＡＭ３１０か
らの原稿２０４の直前の偶数ラインについての記憶デー
タの読み出しに対応し、またＥＶＥＮ信号が論理１レベ
ルの時は、Ｃ０Ｄ２１１による原稿２０４の偶数ライン
の読み取りと該読み取りデータのＲＡＭ３１０への書き
込み、及びＲＡＭ３０９からの原稿２０４の直前の奇数
ラインについての記憶データの読み出しに対応する。

ＭＯＤ信号は、ＣＰＬ１３０１が送る信号であり、画像
の拡大指定（ｍ＞１００）時には論理１レベル、縮小又
は等倍指定（ｍ≦１００）時には論理Ｏレベルの信号で
ある。

即ち、画像の拡大指定時には、ＣＣＤ２１１で読み取っ
た画像データは、セレクタ４０８を介して、奇数ライン
の時はＲＡＭ３０９に、また偶数ラインの時はＲＡＭ３
１０に、夫々そのままで順次書き込まれる。一方、前記
ＲＡＭ３０９又は３１０に書き込まれた画像データは、
セレクタ４０７を介して拡大倍率ｍ％に応じて引き伸ば
して読み出され、これらが補間器４０４でデータ補間さ
れ、セレクタ４０６から出力される。

また、画像の縮小又は等倍指定時には、ＣＣＤ２１１で
読取った画像データは、縮小倍率ｍ％に応じて間引きさ
れ、併せて補間器４０４でデータ補間され、セレクタ４
０８を介して、奇数ライン時にはＲＡＭ３０９に、また
偶数ライン時にはＲＡＭ３１０に、夫々書き込まれる。

一方、前記ＲＡＭ３０９又は３１０に書き込まれた画像
データは、セレクタ４０７を介して読み出され、更にセ
レクタ４０６から出力される。

第４図は実施例の補間器４０４のブロック構成図である
。図において、６０１〜６０４は８ビツトのセレクタで
あり、夫々は、選択信号Ｓが論理０レベルの時はＡ個入
力を選択出力し、論理１レベルの時はＢ個入力を選択出
力する。６０６〜６０９は加算器であり、入力端子Ａ、
Ｂの各８ビツトの多値画像データに対して（Ａ＋Ｂ）／
２の演算を行い、８ビツトの多値画像データを出力する
。但し、１未満は切り捨てる。

６１０はＡＮＤゲート、６１■はＯＲゲートである。６
１２は１ビツトのセレクタであり、選択人力Ｓ＝Ｏの時
はＡ個入力、Ｓ＝１の時はＢ個入力を選択出力する。６
１３は同じく１ビツトのセレクタであり、更に選択人力
Ｓ＝２の時はＣ側入力を選択出力する。

かかる構成において、入力の画像データは１つ前の時点
の画像データＡと現時点の画像データＢである。各画像
データＡ％Ｂは夫々８ビツトの多値画像データＡｔ、Ｂ
ｌと１ビツトのＥＤＧデータＡ２．Ｂ２とから戒ってい
る。

多値画像データＡｌ、ＢＬについてはセレクタ６０１〜
６０４、加算器６０６〜６０９、及び補間率α（＝０〜
１５）により線形補間演算が行われる。回路〜動作を数
式で表わせば、補間データＹ１は（２）式で求まる。

１　６　　　　　　　　　１６　　　　　　（２）但し
、１未満は切り捨てる。

一方、ＥＤＧデータＡ２．Ｂ２については、ＣＰＵ３０
１が送るｉＭ倍信号より、Ａ２とＢ２のＡＮＤ、Ａ２と
Ｂ２のＯＲ１又は補間率αの最上位ビット（ｂｉｔ３）
によりＡ２と８２の何れかを選択する場合の３通りの出
力が得られる。ＣＰＵ３０１は、現時点のＥＤＧデータ
Ｂ２＝０を保存するように変倍したい時はｉＭ＝ｏ。

前時点のＥＤＧデータＡ２：１又は現時点のＥＤＧデー
タＢ２＝１を保存するように変倍する時はｉ　Ｍ　＝　
１をセットする。また、変倍前のＥＤＧデータＡ２又は
Ｂ２の形状に近く変倍したい時はｉ　Ｍ　＝　２をセッ
トする。即ち、（２）式によれば、補間データＹ１は、
αが小（ｂｉｔ３＝ｏ）の時にはＡ１に近い値を再生す
るからセレクタ６１２はＡ２を選択し、またαが大（ｂ
ｉｔ３＝１）の時にはＢ１に近い値を再生するからから
セレクタ６１２はＢ２を選択する。

第５図は実施例の補間係数決定器４１３のブロック構成
図である。図において、１０３は４ビツトのダウンカウ
ンタ（ＤＣＮＴＲ）であり、そのロード入力端子りが論
理１レベルの時にはＣＬＫ信号によりデータ入力端子り
の値ＲＯがロードされ、その後は、イネーブル端子連が
論理１レベルの間にＣＬＫ信号の各立上がりでカウント
ダウンし、カウント出力がＯになった時はキャリー出力
端子ＲＣに論理１レベルを出力する。

１０４は加算器（ＡＤＤ）であり、入力端子Ａ。

Ｂの和（Ａ＋Ｂ）を求めて出力すると共に、１４ビツト
目（＝８１９２）のキャリーアウトが生じた時は端子Ｃ
Ｏにキャリーアウト信号（Ｃｏ）を出力する。更に１０
５〜１０７は１ビツトのＤＦＦ、１０８は１３ビツトの
ＤＦＦ、１０９はＮＡＮＤＡ−ト、１１０はＡＮＤゲー
ト、１１１は１３ビツトのＡＮＤゲート、１１３，１１
４はＯＲゲート、１１５〜１１７はインバータである。

また、１０１は４ビツトのレジスタ（Ｒ）１０２は１３
ビツトのレジスタ（Ｒ）であり、夫々には予めＣＰＵ３
０１から指定倍率ｍ％に応じた値がセットされる。

指定倍率ｍ％が等倍又は縮小（ｍ≦１００）の場合は、
倍率ｍ％とレジスタ１０１にセットする値ＲＯ及びレジ
スタ１０２にセットする値Ｒ１との間には（３）式の関
係がある。

ような値ＲＯ，Ｒ１をセットする。

表１ 但し、Ｏ≦Ｒ１≦８１９２ （３）式において、ＲＯの内容は８１９２（閾値数）の
倍数を定めるように機能しており、大まかには指定倍率
ｍ％中の１〜１／２，１／２〜１／３．１／３〜１／４
等の区間を分けるように機能する。尚、この機能は回路
上では第５図のＤＣＮＴＲ１０３，ＡＮＤゲート１１０
．ＤＦＦ１０７等が担う。またＲ１の内容は前記各区間
内の微細な倍率を補充するように機能する。

従って、等倍又は縮小倍率ｍ％でコピーを行なう場合に
おいては、ＣＰＵ３０１は予め（３）式を逆算して、レ
ジスタＲＯ，Ｒ１に夫々表１のまた、指定倍率ｍ％が拡
大（ｍ＞Ｚｏｏ）の場合は、倍率ｍ％とレジスタ１０２
にセットする値Ｒ１との間には（４）式の関係がある。

即ち、ＲＯは不要なので、回路上では（３）式のＲＯの
項が機能しないようにレジスタ１０２にＯをセットする
。従って、拡大倍率ｍ％でコピーを行なう場合において
は、ＣＰＵ３０１は予め（５）式でＲ１を求め、レジス
タ１０２にセットする。

ｍ　　　　　　　　　　　　　　　　　（５）第６図は
実施例のアドレスコントローラ３０２のブロック構成図
である。図において、７０１〜７０３は夫々１３ビツト
のカウンタである。このうちカウンタ７０１はＣＣＤ２
１１の読み取りアドレスを発生する。即ち、ＶＥ＝０の
間はリセットされ、またＶＥ＝　１の間は各ＣＬＫ信号
により順次カウントアツプし、Ｏ〜８１９１の連続した
アドレスを発生する。またカウンタ７０２はＲＡＭ３０
９又は３１０のライトアドレス（ＷＲ−ＡＤＤ）を発生
する。即ち、カウンタ７０２はＶＥ＝１で、かつＷＣＮ
＝１の区間でのみカウントアツプする。またカウンタ７
０３はＲＡＭ３０９又は３１０のリードアドレス（ＲＤ
−ＡＤＤ）を発生する。即ち、カウンタ７０３はＶＥ＝
１で、かつＲＣＮ＝１の区間でのみカウントアツプする
。

第７図は実施例のフィルタ回路３１０のブロック構成図
である。図において、９０１．９０２は８ビツトのファ
ーストイン・ファーストアウト・メモリ（ＦＩＦＯ）で
あり、夫々入力の多値画像データに対して１ライン分の
遅延を与える。これらは直列に接続しているから、結果
として３ライン分の並列データが得られる。更に、９０
４〜９０６．９０８〜９１０及び９１２は夫々８ビツト
のＤＦＦであり、夫々ＣＬＫ信号に同期して多値画像デ
ータをラッチする。

今、第８図に示す如く、ＸＩＪを注目画素としてその周
囲に３×３のウィンドウを考えると、ＤＦＦ９０ｇは（
Ｘ、−１，、）　ＤＦＦ９０５は（ＸＩ、Ｊ−１）　　
ＤＦＦ９０９は（Ｘｌ、Ｊ）ＤＦＦ９１２は（Ｘｌ、Ｊ
や、）、ＤＦＦ９１０ば（Ｘｌ＋１．Ｊ）を夫々記憶す
る。

９１３は加算器であり、４入力端子Ａ−Ｄの総和（Ａ＋
Ｂ＋Ｃ＋Ｄ）をとる。９１４はフィルタ演算器であり、
２入力端子Ａ、Ｂについて（Ａ＋４Ｂ）／８のスムージ
ングフィルタ演算を行う。これに前記ウィンドウ内の画
素データを代入すると、注目画素Ｘｌｊについてのスム
ージング演算出力ＳＯは（６）式で求まる。

（６） ９１５は同じくフィルタ演算器であり、２入力端子Ａ、
Ｂについて（８Ｂ−Ａ）／４のエツジ強調フィルタ演算
を行う。同じく前記ウィンドウ内の画素データの演算で
示すと、注目画素ＸＩ、についてのエツジ強調演算出力
ＥＯは（７）式で求まる。

（７） また、９０３は１ビツトのＦＩＦＯであり、人力のＥＤ
Ｇデータに対して１ライン分の遅延を与える。更に、各
１ビツトのＤＦＦ９０７及び９１１を介して多値画像デ
ータの注目画素Ｘ１Ｊとと対応するＥＤＧデータとの同
期がとられる。

セレクタ９１６において、もしＥＤＧデータ＝Ｏなら多
値画像データはエヅジ部分でないのでスムージング演算
出力ＳＯ側を選択出力し、ＥＤＧデータ＝１なら多値画
像データはエヅジ部分なのでエツジ強調演算出力ＥＯ側
を選択出力する。

く倍率ｍ％が等倍又は縮小の場合の動作〉第９図は指定
倍率ｍ％が等倍又は縮小の場合を説明する一例の動作タ
イミングチャートである。

（書き込み動作） この場合の書き込み動作とは、Ｃ０Ｄ２１１で読取った
画像データを倍率ｍ％に応じて間引き、データ補間して
ＲＡＭ３０９又は３１０に書き込む動作である。

今、ｍ≦１００であるから、ＭＯＤ＝Ｏである。例えば
指定倍率＝４２％とすると、表１よりＲＯ＝１．Ｒ１＝
３１２１の設定になる。

以上により、まずＶＥの立上がりに同期してＬＣＬＲ信
号が発生し、ＤＣＯ＝Ｏ，ＤＡＢ＝０になる。

次のＣＬＫ信号では、ＤＣＮＴＲ＝Ｏ（ＲＣ＝１）にな
り、ＡＤＥ＝１を満足する。これにより、ＷＥＮ＝１、
即ち、画像データの書き込みとＷＲ−ＡＤＤのインクリ
メントが可能になる。

またＡＢ＝３１２１になるが、これは８１９２（閾値）
を超えないから、Ｃ０＝Ｏである。またＤＡＢ＝Ｏであ
るから、補間率α＝０であり、画像データＹ１＝Ａ１が
ＲＡＭ３０９又は３１０に書き込まれる。

次のＣＬＫ信号では、ＷＲ−ＡＤＤ＝１になる。またＤ
ＣＮＴＲ＝１　（ＲＣ＝Ｏ）　になり、ＡＤＨ＝１を満
足しない。これにより、ＷＥＮ＝０１即ち、画像データ
の書き込みとＷＲ−ＡＤＤのインクリメントが不能にな
る。またＤＡＢは３１２１を保持した結果、ＡＢ＝３１
２１になるが、これはまだ８１９２を超えないから、Ｃ
０＝０である。またＤＡＢ＝３１２１によりα＝６にな
る。

次のＣＬＫ信号では、ＷＲ−ＡＤＤ＝　１のままである
。またＤＣＮＴＲ＝Ｃ１（ＲＣ＝１）になり、ＡＤＥ＝
１を満足する。これにより、ＷＥＮ＝ｌ、即ち、画像デ
ータの書き込みとＷＲ−ＡＤＤのインクリメントが可能
になる。またＡＢ＝６２４２になるが、これはまだ８１
９２を超えないから、Ｃ０＝Ｏである。またα＝６であ
るから、ＣＣＤ−ＡＤＤ　（１）の画像データＡ１及び
ＣＣＤ−ＡＤＤ　（２）の画像データＢ１は、Ｙ１＝　
（１０ＸＡ１＋６ＸＢ１）／１６の割合で補間形成され
、ＲＡＭ３０９又は３１０に書き込まれる。

同様にして進み、更に２つ目のＣＬＫ信号では、ＤＣＮ
ＴＲ＝Ｏ（ＲＣ＝１）になり、ＡＤＨ＝１を満足する。

これにより、ＷＥＮ＝１゜即ち、画像データの書き込み
とＷＲ−ＡＤＤのインクリメントが可能になる。またＡ
Ｂ＝１１７１になり、これは８１９２を一部超えたもの
であるから、Ｃ０＝１になる。またα＝１２であるから
、Ｃ０Ｄ−ＡＤＤ　（３）の画像データＡＩ及びＣＣＤ
−ＡＤＤ　（４）の画像データＢ１は、Ｙ１＝　（４Ｘ
Ａ１＋１２ＸＢ１）／１６の割合で補間形成され、ＲＡ
Ｍ３０９又は３１０に書き込まれる。

次（７）ＣＬＫ信号では、Ｗ　Ｒ−Ａ　Ｄ　Ｄ　＝　３
４．：なる。またＤＣＮＴＲ＝１　（ＲＣ＝Ｏ）になり
、ＡＤＨ＝１を満足しない。これにより、ＷＥＮ＝Ｏ１
即ち、画像データの書き込みとＷＲ−ＡＤＤのインクリ
メントが不能になる。またＤＣＯについては、ＣＯ＝　
１を保持した結果ＤＣＯ＝　１になる。

次のＣＬＫ信号では、ＤＣＯ＝　１のために、ＤＣＮＴ
Ｒ１０３のイネーブル端子Ｅ＝Ｏになり、カウントダウ
ンできない。即ち、ＤＣＮＴＲ＝１　（ＲＣ＝Ｏ）のま
まである。従ってＡＤＨ＝１を満足しない。これにより
、ＷＥＮ＝Ｏ１即ち、画像データの書き込みとＷＲ−Ａ
ＤＤのインクリメントが不能になる。またＡＢ＝１１７
１のままであり、これは８１９２を超えないから、Ｃ０
＝Ｏである。

このように、ＤＣＯ＝　１になるとＷＲ−ＡＤＤのイン
クリメントが１画素分阻止（間引き）され、上記の大ま
かな区間１〜１／２，１／２〜１／３，１／３〜１／４
等内における微細な縮小変倍が適正に行われる。

以上の如く、パラメータＲＯ，Ｒ１の値に応じた割合で
ＷＲ−ＡＤＤが進行し、画像データの書き込みのタイミ
ングには適正な濃度の画像データＹ１が補間形成されて
、ＲＡＭ３０９又は３１０に書き込まれる。これを原稿
読み取りのＣ０Ｄ−ＡＤＤの進行状況と比較すると、間
引きの割合は略３／７（略４２％）になっていることが
解る。

（読み出し動作） この場合の読み出し動作とは、上述の倍率ｍ％に応じて
データ補間、間引きしてＲＡＭ３０９又は３１０に書き
込まれた画像データを順次読み出してプリンタに出力す
る動作である。

今、ｍ≦１００であるから、ＭＯＤ＝Ｏである。従って
、常にＲＥＮ＝１であり、ＲＤ−ＡＤＤはＣＣＤ−ＡＤ
Ｄと同様にＣＬＫ信号毎に単純に増大する。こうして読
み出された画像データは第３図のセレクタ４０６を介し
て出力される。

尚、指定倍率ｍ％が縮小の場合はＥＤＧデータの欠落が
懸念されるため、第４図のＯＲ補間を選択すべく、ｉ　
Ｍ　＝　１とする。

〈倍率ｍ％が拡大の場合の動作〉 第１０図は指定倍率ｍ％が拡大の場合を説明する一例の
動作タイミングチャートである。

（書き込み動作） この場合の書き込み動作とは、Ｃ０Ｄ２１１で読取った
画像データを順次そのままＲＡＭ３０９又は３１０に書
き込む動作である。

今、ｍ＞１００であるから、ＭＯＤ＝１である。従って
、常にＷＥＮ＝１であり、ＷＲ−ＡＤＤはＣＣＤ−ＡＤ
Ｄと同様にＣＬＫ信号毎に単純に増大する。こうして、
Ｃ０Ｄ２１１の側から送られた画像データは第３図のセ
レクタ４０８を介してＲＡＭ３０９又は３１０に順次書
き込まれる。

（読み出し動作） この場合の読み出し動作とは、上述のＲＡＭ３０９又は
３１０にそのまま書き込まれた画像データを順次読み出
し、これらをデータ補間して、プリンタに出力する動作
である。

今、ｍ＞１００であるから、ＭＯＤ＝１である。例えば
指定倍率＝１４２％とすると、ＲＯ＝０、Ｒ１＝５７６
９（７）設定になる。またＲＯ＝０であルカら、常にＤ
ＣＮＴＲ＝Ｏ（ＲＣ＝１）である。

以上により、まずＶＥの立上がりに同期してＬＣＬＲ信
号が発生し、ＤＣＯ＝Ｏ，ＤＡＢ＝０になる。

次のＣＬＫ信号では、ＡＤＨ＝１を満足する。

これによりＡＢ＝５７６９になるが、これは８１９２を
超えないから、Ｃ０＝Ｏである。またＲＥＮ＝Ｏである
から、ＲＤ−ＡＤＤ＝Ｏのままであり、ＲＡＭ３０９又
は３１０のＯ番地の画像データが読み出されている。

次のＣＬＫ信号では、ＤＡＢが５７６９を保持した結果
、ＡＢ＝３３４６になる。これは８１９２を一部超えた
ものであるから、ｃｏ＝　ｉである。またα＝１１であ
るから、ＲＤ−ＡＤＤ（０）の画像データＡ１及びＲＤ
−ＡＤＤ　（０）の画像データＢ１は、Ｙ１＝　（５Ｘ
Ａ１＋Ｉ　ＬＸＢ　１）　／１６の割合で補間形成され
、セレクタ４０６から出力される。

次のＣＬＫ信号では、ＤＡＢが３３４６を保持した結果
、ＡＢ＝９２３になる。これは８１９２をもう一度超え
たものであるから、Ｃ０＝１である。またα＝６になる
から、同じ＜　ＲＤ−ＡＤＤ（０）の画像データＡ１及
びＲＤ−ＡＤＤ　（０）の画像データＢ１は、Ｙ１＝　
（１０ＸＡ１＋６ＸＢ　１）　／１６の割合で補間形成
され、セレクタ４０６から出力される。また、この時点
ではＤＣＯが１を保持した結果、ＲＥＮ＝１、即ち、Ｒ
Ｄ−ＡＤＤのインクリメントが可能になる。

次のＣＬＫ信号では、ＲＤ−ＡＤＤ＝１になる。またＤ
ＡＢが９２３を保持した結果、ＡＢ＝６６９２になる。

これは８１９２を超えないものであるから、Ｃ０＝Ｏで
ある。またα＝１になるから、ＲＤ−ＡＤＤ　（０）の
画像データＡ１及びＲＤ−ＡＤＤ　（１）の画像データ
Ｂ１は、Ｙ１＝（１５ＸＡ１＋ＩＸＢ１）／１６の割合
で補間形成され、セレクタ４０６から出力される。

また、この時点ではＤＣＯがｌを保持しているから、Ｒ
ＥＮ＝　１、即ち、ＲＤ−ＡＤＤのインクリメントが可
能である。

このように、Ｒ１の値に応じた割合でＲＤ−ＡＤＤが進
行し、各画像データの出力のタイミングには適正な濃度
の画像データＹ１が補間形成されて、セレクタ４０６か
ら出力される。これを元のＣ０Ｄ−ＡＤＤの進行状況と
比較すると、拡大率は略１４２％になっていることが解
る。

尚、指定倍率ｍ％が拡大の場合は、ＥＤＧデータにより
元の画像の形状を保存するために、第４図においてｉ　
Ｍ　＝　２とする。

第１１図は実施例のメイン制御のフローチャートである
。図において、ステップ５１３０１では操作部より変倍
率ｍ％を入力する。ステップ５１３０２ではｍの値を１
００と比較し、拡大であるか、縮小又は等倍であるかを
判別する。拡大の時はステップＳ　１３０３で拡大用の
データ（Ｖ、ＭＯＤ、ＲＯ，Ｒ１等）を−ｔ＝’ｚトす
る。

縮小又は等倍の時はステップ５１３０４で縮小又は等借
用のデータをセットする。ステップ５１３０５ではコピ
ー動作を行う。

［他の実施例］ 尚、上述流側では線形補間を採用したがこれに限らない
。例えば５ｉｎｃ補間でも良い。

第１４図は他の実施例の５ｉｎｃ補間器のブロック構成
図である。図において、１４０１〜１４０４は各８ビツ
トのＤＦＦであり、画像データに対して各１画素分の遅
延を与える。

１４０５．１４０６は４ビツトのＤＦＦであり、補間係
数α（上述実施例と同一で良い）に対して各１画素分の
遅延を与える。１４０７〜１４１０はルックアップテー
ブル（ＬＵＴ）であり、予め、（８）式〜（１１）式の
値が計算されて、ＲＯＭ　（ＬＵＴ）に格納されている
。

ａ　−、：　ｂ−、ｘγ ａ　−、：：　ｂ−、ｘγ ａ　ａ　”　ｔ）　ｏ　Ｘγ ａ、＝ｂ、Ｘγ　　　　　　　　　　　（８）但し、 ６　　４ 更に、１４１１〜ｌ は加算器である。今、 の出力を夫々Ｘｔ＋ｌｌ ると、補間出力ｙえは ｙｔ：ａ−２”Ｘｔ−ｚ ＋　ａ　Ｏ・Ｘｔ ４１４は乗算器、１４１５ ＤＦＦ　　ｌ　　４０　１〜１４０４ Ｘ　ｔ　＋　Ｘ　ｔ−＋　、　Ｘ　ｔ−ｚとす（１２）
式で求まる。

＋ａ−８・Ｘ、−。

十ａ　＋　・Ｘｔ＋ （ｌ　２） 尚、上述実施例では、補間器４０４の出力を縮小倍率ｍ
％に応じて間引いたがこれに限らない。

補間器４０４の入力を縮小倍率ｍ％に応じて間引いても
良い。

［発明の効果］ 以上述べた如く本発明によれば、画像の変倍に際して画
質の劣化が生じない。

【図面の簡単な説明】

第１図は実施例の画像処理装置のブロック構成図、 第２図は実施例の画像処理装置の概略断面図、第３図は
実施例の変倍部３０７のブロック構成図、 第４図は実施例の補間器４０４のブロック構成図、 第５図は実施例の補間係数決定器４１３のブロック構成
図、 第６図は実施例のアドレスコントローラ３０２のブロッ
ク構成図、 第７図は実施例のフィルタ回路３１０のブロック構成図
、 第８図は注目画素Ｘ、とその周囲の３×３のウィンドウ
にある画素との関係を示す図、第９図は指定倍率ｍ％が
等倍又は縮小の場合を説明する一例の動作タイミングチ
ャート、第１０図は指定倍率ｍ％が拡大の場合を説明す
る一例の動作タイミングチャート、 第１１図は実施例のメイン制御のフローチャート、 第１２図は基本タイミング信号のタイミングチャート、 第１３図（Ａ）〜（Ｄ）は実施例の画像処理例を説明す
る図、 第１４図は他の実施例の５ｉｎｃ補間器のブロツク構成
図である。 図中、２１１・・・ＣＣＤ、２３６・・・レーザドライ
バ、３０１−ＣＰＵ、３０４−・・増幅器（Ａｍｐ）３
０５−Ａ／Ｄ変換器（Ａ／Ｄ）　、３０６・・・文字エ
ツジ判定部、３０７・・・変倍部、３０８・・・フィル
タ回路、３０９．３１０−ＲＡＭ、　３１１・・・Ｉ１
０コントローラ、３１２・・・操作部、３１３・・・モ
ータドライバ、３１４・・・モータ、３１６・・・ＲＯ
Ｍテーブルである。 第８ 図 第１１図 第１３図（Ａ） 第１３図（Ｄ）

Claims (6)

【特許請求の範囲】
1. （１）画像データの縮小処理を行う画像処理装置におい
   て、 所定数を累積加算して該加算出力が閾値数を超えたこと
   によりキャリー信号を出力する加算手段と、 前記キャリー信号が出力されたことにより入力の画像デ
   ータを更に１画素分間引処理の対象にする間引手段を備
   えることを特徴とする画像処理装置。
2. （２）連続する２以上の入力の画像データを逐次記憶す
   る記憶手段と、 前記記憶手段の画像データに基づき逐次補間データを形
   成してこれを前記間引手段の入力の画像データとする補
   間手段を備えることを特徴とする請求項第１項記載の画
   像処理装置。
3. （３）前記補間手段は前記加算手段の加算出力に応じた
   割合で補間データを形成することを特徴とする請求項第
   ２項記載の画像処理装置。
4. （４）画像データの拡大処理を行う画像処理装置におい
   て、 画像データを記憶する記憶手段と、 拡大変倍率の逆数に基づく数を累積加算して該加算出力
   が閾値数を超えたことによりキャリー信号を出力する加
   算手段と、 前記キャリー信号が出力されたことにより前記記憶手段
   の読み出しアドレスを更新する更新手段を備えることを
   特徴とする画像処理装置。
5. （５）前記記憶手段から読み出される画像データに基づ
   き補間データを形成して出力の画像データとする補間手
   段を備えることを特徴とする請求項第４項記載の画像処
   理装置。
6. （６）前記補間手段は前記加算手段の加算出力に応じた
   割合で補間データを形成することを特徴とする請求項第
   ５項記載の画像処理装置。