JPH0364889B2 - - Google Patents
Info
- Publication number
- JPH0364889B2 JPH0364889B2 JP57089414A JP8941482A JPH0364889B2 JP H0364889 B2 JPH0364889 B2 JP H0364889B2 JP 57089414 A JP57089414 A JP 57089414A JP 8941482 A JP8941482 A JP 8941482A JP H0364889 B2 JPH0364889 B2 JP H0364889B2
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- input
- machine number
- common bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- Memory System (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアドレス比較制御方式に関し、特に中
央処理装置と、主記憶装置と、ダイレクトメモリ
アクセス機能を有する複数の入出力装置が共通バ
スに接続され、該共通バスを介してデータの転送
が行なわれるよう構成されたデータ処理装置にお
いて、あらかじめ指定された特定のアクセス元装
置からあらかじめ指定された特定のメモリアドレ
スへのアクセスがあつたとき中央処理装置を停止
させるようにしたアドレス比較制御方式に関す
る。
央処理装置と、主記憶装置と、ダイレクトメモリ
アクセス機能を有する複数の入出力装置が共通バ
スに接続され、該共通バスを介してデータの転送
が行なわれるよう構成されたデータ処理装置にお
いて、あらかじめ指定された特定のアクセス元装
置からあらかじめ指定された特定のメモリアドレ
スへのアクセスがあつたとき中央処理装置を停止
させるようにしたアドレス比較制御方式に関す
る。
中央処理装置と、主記憶装置と、ダイレクトメ
モリアクセス機能を有する複数の入出力装置が共
通バスに接続され、該共通バスを介してデータの
転送が行なわれるような構成のデータ処理装置
は、中央処理装置としてマイクロコンピユータを
使用するシステム等において一般的に広く採用さ
れている。
モリアクセス機能を有する複数の入出力装置が共
通バスに接続され、該共通バスを介してデータの
転送が行なわれるような構成のデータ処理装置
は、中央処理装置としてマイクロコンピユータを
使用するシステム等において一般的に広く採用さ
れている。
そのようななデータ処理装置において、主記憶
装置の同一領域が中央処理装置のプログラムと複
数の入出力装置の両方からアクセス可能とされて
いるとき、ある特定の入出力装置からの当該記憶
領域へのアクセス時のみ中央処理装置を停止させ
状態を調査したい場合がある。その場合、従来方
式では、一般にアドレスしか主記憶装置に送出し
ないよう構成されているため、調査対象のアドレ
スのみの指定にとどまり、停止制御の不要なアク
セスでも頻繁にコンペア（比較）条件が成立して
しまい、診断等の効率が悪いという問題点があつ
た。
装置の同一領域が中央処理装置のプログラムと複
数の入出力装置の両方からアクセス可能とされて
いるとき、ある特定の入出力装置からの当該記憶
領域へのアクセス時のみ中央処理装置を停止させ
状態を調査したい場合がある。その場合、従来方
式では、一般にアドレスしか主記憶装置に送出し
ないよう構成されているため、調査対象のアドレ
スのみの指定にとどまり、停止制御の不要なアク
セスでも頻繁にコンペア（比較）条件が成立して
しまい、診断等の効率が悪いという問題点があつ
た。
本発明は上記の点を解決し、容易に目的とする
入出力装置のアクセスのみ切分け可能とすること
を目的としている。
入出力装置のアクセスのみ切分け可能とすること
を目的としている。
〔発明の構成〕
上記目的を達成するために本発明は中央処理装
置と、主記憶装置と、ダイレクトメモリアクセス
機能を有する複数の入出力装置が共通バスに接続
され、該共通バスを介してデータの転送が行なわ
れるよう構成されたデータ処理装置において、上
記中央処理装置および複数の入出力装置から上記
主記憶装置にアクセスするきメモリアドレス情報
と当該アクセス元装置のユニツト機番情報とを上
記共通バス上に送出するよう構成するとともに、
外部から指定される上記中央処理装置および複数
の入出力装置のいずれかのユニツト機番を保持す
るレジスタと、外部から指定されるメモリアドレ
ス情報を保持するレジスタと、上記主記憶装置へ
のアクセス時に上記共通バス上に送出されたメモ
リアドレス情報およびユニツト機番情報と上記各
レジスタの内容とを比較する比較回路とをそな
え、該比較回路の出力にもとづいて上記中央処理
装置の停止制御を行なうことを特徴とする。
置と、主記憶装置と、ダイレクトメモリアクセス
機能を有する複数の入出力装置が共通バスに接続
され、該共通バスを介してデータの転送が行なわ
れるよう構成されたデータ処理装置において、上
記中央処理装置および複数の入出力装置から上記
主記憶装置にアクセスするきメモリアドレス情報
と当該アクセス元装置のユニツト機番情報とを上
記共通バス上に送出するよう構成するとともに、
外部から指定される上記中央処理装置および複数
の入出力装置のいずれかのユニツト機番を保持す
るレジスタと、外部から指定されるメモリアドレ
ス情報を保持するレジスタと、上記主記憶装置へ
のアクセス時に上記共通バス上に送出されたメモ
リアドレス情報およびユニツト機番情報と上記各
レジスタの内容とを比較する比較回路とをそな
え、該比較回路の出力にもとづいて上記中央処理
装置の停止制御を行なうことを特徴とする。
図は本発明による実施例のブロツク図であり、
図中、１は中央処理装置（CPU）、２−１〜２−
ｎは入出力装置(I/O)、３は主記憶装置、４は共
通バス、５は外部から指定されるユニツト機番を
保持する比較機番レジスタ、６は外部から指定さ
れるメモリアドレス情報を保持する比較アドレス
レジスタ、７は比較回路、８は中央処理装置停止
指示線、９は比較有効信号線である。
図中、１は中央処理装置（CPU）、２−１〜２−
ｎは入出力装置(I/O)、３は主記憶装置、４は共
通バス、５は外部から指定されるユニツト機番を
保持する比較機番レジスタ、６は外部から指定さ
れるメモリアドレス情報を保持する比較アドレス
レジスタ、７は比較回路、８は中央処理装置停止
指示線、９は比較有効信号線である。
実施例において、アクセス元装置である中央処
理装置１、入出力装置２−１〜２−ｎは、主記憶
装置３へのアクセス時に、メモリアドレス情報
（例えば16ビツト）とともに自装置のユニツト機
番情報（例えば３ビツト）を並列して共通バス４
上へ送出する。主記憶装置３においては、メモリ
アドレス情報（16ビツト）のみ受取り、アクセス
動作を行なつてゆく。
理装置１、入出力装置２−１〜２−ｎは、主記憶
装置３へのアクセス時に、メモリアドレス情報
（例えば16ビツト）とともに自装置のユニツト機
番情報（例えば３ビツト）を並列して共通バス４
上へ送出する。主記憶装置３においては、メモリ
アドレス情報（16ビツト）のみ受取り、アクセス
動作を行なつてゆく。
一方、診断動作等によりアドレス比較の停止機
能が必要とされるとき、外部より調査対象のアク
セス元装置のユニツト機番（例えば３ビツト）を
比較機番レジスタ５にセツトし、停止対象のメモ
リアドレス情報（例えば16ビツト）を比較アドレ
スレジスタ６にセツトする。また、比較有効信号
線９をオンとする。
能が必要とされるとき、外部より調査対象のアク
セス元装置のユニツト機番（例えば３ビツト）を
比較機番レジスタ５にセツトし、停止対象のメモ
リアドレス情報（例えば16ビツト）を比較アドレ
スレジスタ６にセツトする。また、比較有効信号
線９をオンとする。
このように、診断モード状態に設定されると、
以後の中央処理装置１および入出力装置２−１〜
２−ｎからの主記憶装置アクセスにおいて、常に
共通バス上のユニツト機番情報とメモリアドレス
情報が、比較回路７において比較機番レジスタ５
および比較アドレスレジスタ６の内容と並列して
比較される。そして、ユニツト機番とメモリアド
レスの両方が一致したとき、中央処理装置停止指
示線８がオンとなり、中央処理装置１は動作を停
止する。したがつて、メモリアドレスのみ一致し
てもユニツト機番が、指定されたものと異なる限
り、中央処理装置１の停止という事態は生じな
い。
以後の中央処理装置１および入出力装置２−１〜
２−ｎからの主記憶装置アクセスにおいて、常に
共通バス上のユニツト機番情報とメモリアドレス
情報が、比較回路７において比較機番レジスタ５
および比較アドレスレジスタ６の内容と並列して
比較される。そして、ユニツト機番とメモリアド
レスの両方が一致したとき、中央処理装置停止指
示線８がオンとなり、中央処理装置１は動作を停
止する。したがつて、メモリアドレスのみ一致し
てもユニツト機番が、指定されたものと異なる限
り、中央処理装置１の停止という事態は生じな
い。
本発明によれば、複数のアクセス元装置が存在
する場合、あらかじめ指定した特定のアクセス元
装置からの指定アドレスへのアクセス時にのみ中
央処理装置を停止せしめるようにしたので、保
守、診断等の効率が大幅に向上し、その効果は大
である。
する場合、あらかじめ指定した特定のアクセス元
装置からの指定アドレスへのアクセス時にのみ中
央処理装置を停止せしめるようにしたので、保
守、診断等の効率が大幅に向上し、その効果は大
である。
図は本発明による実施例のブロツク図である。
図中、１は中央処理装置、２−１〜２−ｎは入
出力装置、３は主記憶装置、４は共通バス、５は
比較機番レジスタ、６は比較アドレスレジスタ、
７は比較回路である。
出力装置、３は主記憶装置、４は共通バス、５は
比較機番レジスタ、６は比較アドレスレジスタ、
７は比較回路である。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と主記憶装置と複数の入出力装
置が共通バスを介してデータ転送を行うシステム
に於いて、 該中央処理装置または複数の入出力装置から該
主記憶装置にアクセスする場合、メモリアドレス
情報と当該アクセス元装置のユニツト機番情報と
を該共通バスに並列して送出するとともに、 診断時に、予め設定されたユニツト機番情報を
保持するレジスタとメモリアドレス情報を保持す
るレジスタとの内容を並列して比較する比較手段
を設け、 前記診断時に於いて該比較結果が一致したとき
該中央処理装置の動作を停止させることを特徴と
するアドレス比較制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089414A JPS58205268A (ja) | 1982-05-26 | 1982-05-26 | アドレス比較制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089414A JPS58205268A (ja) | 1982-05-26 | 1982-05-26 | アドレス比較制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205268A JPS58205268A (ja) | 1983-11-30 |
| JPH0364889B2 true JPH0364889B2 (ja) | 1991-10-08 |
Family
ID=13969984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089414A Granted JPS58205268A (ja) | 1982-05-26 | 1982-05-26 | アドレス比較制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205268A (ja) |
-
1982
- 1982-05-26 JP JP57089414A patent/JPS58205268A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58205268A (ja) | 1983-11-30 |
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